JPH0210952A - シリアル伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の概要〕 シリアル伝送装置特にそのシリアル伝送信号のビット長
を任意に設定可能とするための装置に関し、 ハードウェアの併用で、ソフトウェアにそれ程負担をか
けることなく、シフトレジスタ長未満またはそれ以上の
任意のビット長のデータのシリアル伝送を可能にするこ
とを目的とし、 シリアル伝送用のシフトレジスタの他に、プログラマブ
ルなリロードレジスタ付きシフトクロックカウンタを有
し、データのシリアル伝送に際し、該シフトレジスタの
ビット長以内または以上の伝送データピント長を該カウ
ンタにプリセットし、該シフトレジスタのシフトクロッ
クを該カウンタで計数し、計数終了でデータのシリアル
伝送終了とするように構成する。

〔産業上の利用分野〕

本発明は、シリアル伝送装置特にそのシリアル伝送信号
のビット長を任意に設定可能とするための装置に関する
。

データ伝送の一方法としてシリアル伝送方式がある。こ
の伝送方式ではシフトレジスタを用い、該シフトレジス
タのビット長に等しいビット数のデータを単位に送受信
する。即ち受信時は、シリアル伝送されてきたデータを
シフトレジスタが−杯になるまで逐次取込み、−杯にな
ると処理部へ一斉に並列転送し、次のシリアル伝送デー
タをシフトレジスタへ逐次取込み、以下これを繰り返し
、送信時は処理部が送信データをシフトレジスタへ並列
転送し、該シフトレジスタより１ビツトずつ逐次送出し
、シフトレジスタにデータがなくなると次の送信データ
をシフトレジスタへ並列転送し、シリアル送出し、以下
これを繰り返す。シフトレジスタのピント長以内でデー
タ送受信が中止することはない。

しかし多数の相手またはある特定の相手とデータ授受す
る際、シフトレジスタのビット長の整数倍以外のデータ
長にも対処することが要求されることがある。本発明は
、シリアル伝送データのビット長を任意に設定可能にす
る装置に係るものである。

（従来の技術］ シフトレジスタ長未満のビット長のデータの送受信を可
能にするには、シフトレジスタが送受信動作の途中でも
、予定長のデータの送受信が終了したことを検知する必
要がある。

従来のシリアル伝送においてシフト長未満のビット長の
データの検出は、シリアル伝送されるデータを１ビツト
毎にソフトウェアにより計数することにより行なってい
る。しかしこれでは、伝送の度に、ソフトウェアにより
計数するので、ソフトウェアが繁忙となり、ソフトウェ
アは殆んどこの計数に掛かり切りになるといった問題を
生じ易かった。

〔発明が解決しようとする課題］ 本発明はか＼る点を改善し、ハードウェアの併用で、ソ
フトウェアにそれ程負担をかけることなく、シフトレジ
スタ長未満またはそれ以上の任意のビット長のデータの
シリアル伝送を可能にすることを目的とするものである
。

〔課題を解決するための手段〕

第１図に本発明の基本構成を示す。１はデータのシリア
ル伝送用のシフトレジスタであり、受信データ（シリア
ル人力）を１ビツトずつ逐次取込み、また送信データを
１ビツトずつ逐次送出（シリアル出力）する。本発明で
はこのシフトレジスタ１に対してリロードレジスタ付き
のシフトクロ・ンクカウンタ部２、およびクロック計数
終了検出回路部３を設ける。カウンタ部２はリロードレ
ジスタ２ａとクロックカウンタ２ｂを備え、リロードレ
ジスタ２ａはプロセッサＣＰＵ詳しくはそのプログラム
により予め伝送ビット長が設定され、クロックカウンタ
２ｂはシフトレジスタ１のシフトクロックを計数する。

終了検出部３はクロックカウンタ２ｂの計数値が予定値
になるとき、予定ビット送受終了をプロセッサに知らせ
る。

〔作用〕

シリアル伝送に当ってプロセッサＣＰＵは、伝送データ
のビット長をリロードレジスタ２ａにセットし、そして
伝送ビット長設定信号Ｓ２を出力してそれをクロックカ
ウンタ２ｂにセットする。

クロックカウンタにセットする伝送データのビット長は
、該カウンタが加算カウンタのとき補数＋１とし、減算
カウンタのときそのビット長−１とするとよい。

シフトクロックが入力してシフトレジスタ１がシフト動
作し、受信時なら、シリアル伝送されてきたデータビッ
トを逐次取込むと、また送信時なら、シフトレジスタに
セットされた送信データを１ビツトずつ逐次送出すると
、それに同期してクロックカウンタ２ｂが計数を行ない
、予定数のデータビットを取込んだ又は送出した所でク
ロックカウンタ２ｂはキャリーまたはポローを生じる。

終了検出部３はこれを受けてクロック計数終了信号Ｓ、
をプロセッサへ送る。終了信号Ｓ、を受けるとプロセッ
サは、その回の送、受信を終了する（シフトクロックな
どを停止する）。

こうして本回路によれば、リロードレジスタ２ａにセッ
トしたビット数のデータを送／受信することができ、シ
フトレジスタ１ビツト長に満たない、または該ビット長
以上のデータの送／受信が可能になる。

シフトレジスタ１ビット長以上のビット長のデータを送
受信するときは、例えばシフトレジスタ１のビット長を
１６ビノト、送受信データのビット長は４０ピントとす
ると、リロードレジスタ２ａには最初１５をセットしく
詳しくは２進法の１１１０をセットし）、これをクロッ
クカウンタ２ｂにロードして計数を始め、終了信号Ｓ１
が出力したとき、再びレジスタ２ａのデータをカウンタ
２ｂにセットして計数を再開し、そして今度はりロード
レジスタ２ａに７（同０１１１）をセットし、終了信号
Ｓ１が出力したときそれをカウンタ２ｂにロードして計
数を再開し、終了信号Ｓ、が出力したとき送／受信終了
とすればよい。終了信号Ｓ１の出力毎に受信ならシフト
レジスタ１に入ったデータを取込み、送信なら送信デー
タを終了レジスタ１へセントする。

〔実施例〕

第２図に本発明の実施例を示す。この図の第１図と同じ
部分には同じ符号が付しである。シフトレジスタ１のビ
ット長は本例では１６ビツト、そしてリロードレジスタ
２ａは４ビツト、り・ロックカウンタ２ｂも４ビツトと
している。ｂＯ〜ｂ３はこの４ビツトを示す。Ｓ　ａ　
−Ｓ　ｄは切換スイッチで、伝送ピント長設定信号Ｓ２
によりレジスフ２ａ側に切換えられると、レジスタ２ａ
のデータをカウンタ２ｂにロードし、クロック入力側に
切換えられるとカウンタ２ｂにシフトクロックの計数を
行なわせる。終了検出部３はカウンタ２ｂのキャリーま
たはボローを受けて終了信号ＳＩを出力し、これはプロ
セッサ４に対する割込信号になる。

この実施例はシリアル伝送装置をワンチップマイクロコ
ンピュータへ搭載した（１〜４を同一チップ上に形成し
た）場合であるが、シリアル伝送装置は独立した装置と
し、クロック計数終了信号Ｓｌを端子を通して外部へ出
力するようにしてもよい。

本発明は自動車電話などに好適である。この場合の伝送
データはオンフック／オフフック信号、電話番号を表わ
す各押釦信号、コード化された信号などである。

（発明の効果） 以上説明し７たように本発明によれば、リロードレジス
タ付シフトクロックカウンタ部を設けてそれに予め伝送
ビット長を設定することにより、ソフトウェアの介在を
最小に抑えて、任意のビット長のデータをシリアル伝送
することができ、ソフトウェアの効率向上に寄与すると
ころが大きい。

【図面の簡単な説明】

第１図は本発明の原理を示すブロック図、第２図は本発
明の実施例を示すブロック図である。 第１図で１はシフトレジスタ、２はリロードレジスタ付
きシフトクロックカウンタ部、３はクロック計数終了検
出回路部である。 ／リアル出力 本発明の原理を示すブロック図 第■図

Claims (1)

1. 【特許請求の範囲】 １、シリアル伝送用のシフトレジスタ（１）の他に、プ
   ログラマブルなリロードレジスタ付きシフトクロックカ
   ウンタ（２）を有し、 データのシリアル伝送に際し、該シフトレジスタのビッ
   ト長以内または以上の伝送データビット長を該カウンタ
   （２）にプリセットし、該シフトレジスタのシフトクロ
   ックを該カウンタで計数し、計数終了でデータのシリア
   ル伝送終了とするようにしてなることを特徴とするシリ
   アル伝送装置。