JPS6115640Y2 - - Google Patents
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- Publication number
- JPS6115640Y2 JPS6115640Y2 JP13854980U JP13854980U JPS6115640Y2 JP S6115640 Y2 JPS6115640 Y2 JP S6115640Y2 JP 13854980 U JP13854980 U JP 13854980U JP 13854980 U JP13854980 U JP 13854980U JP S6115640 Y2 JPS6115640 Y2 JP S6115640Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- circuit
- shift register
- adder circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000007812 deficiency Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Description
本考案は多数チヤンネルに対応しうるように時
分割化しかつ同期制御しうるカウンタ回路の改良
に関するものである。 多数チヤンネルの信号を処理して入出力する装
置ではチヤンネル数に等しい個別の回路部分をで
きるだけ少なくすることが装置の小型化と価格の
低減上必要である。この解決方法の一つは時分割
を利用して多数チヤンネルをあたかも１チヤンネ
ルのように取扱うことであるが、必ずしも任意の
回路部分が時分割化されているわけではない。た
とえば低速の多数チヤンネルを集信装置により走
査受信し１時蓄積し高速の時分割多重方式または
分周方式で送信を行なう場合、受信、送信タイミ
ングを再生するため各チヤンネル毎にカウンタ回
路を設け、このカウンタ回路は各チヤンネル毎に
非同期動作するため、１フレームの最後にストツ
プビツトをおいて、調整された別のフレーム同期
信号により、時分割多重送信に適応させている。
すなわちこの場合のカウンタ回路は時分割化され
ていないことになり、小形化および価格の低減上
改善の余地がある。 本考案の目的は多数チヤンネルに対応するため
カウンタ回路を時分割化することにより小形化し
かつ同期制御しうるカウンタ回路を提供すること
である。 前記目的を達成するため、本考案のカウンタ回
路は各々ｍ（ｍ≧２）ビツトからなるｎ個のシフ
トレジスタ１１１，…，１１oと、 各シフトレジスタから並列出力されるｎ個のビ
ツト出力B1，…，Ｂoの示す値を歩進させてｎビ
ツト出力を発生する加算回路１２と、 前記シフトレジスタの並列出力が所定値である
ことを検出して出力信号を発生する第１のゲート
回路１６と、 前記加算回路からの各出力を対応するシフトレ
ジスタへの入力として供給するとともに、前記第
１のゲート回路の出力信号が印可されることに応
答して前記加算回路出力のシフトレジスタへの入
力を阻止する第２のゲート回路１３１，…，１３
oとをそれぞれ具備してなり、 ｎ個のシフトレジスタから並列的に出力される
ｎビツト出力を１つのカウンタのカウント出力１
４としてｍ段のカウンタを構成するとともに、 各シフトレジスタからの出力値を上記加算回路
を介して循環させてｍ段のカウンタ値を順次歩進
させるように構成し、かつ 上記第２のゲート回路へ制御信号１５１，…，
１５oを加えることによりカウンタのクリアある
いはプリセツト制御を行うように構成してなるこ
とを特徴とするものである。以下本考案を実施例
につき詳述する。 第１図は本考案の前提となる実施例の構成を示
す説明図である。同図に示すごとくｍ（ｍ≧２）
ビツトのｎ個のシフトレジスタ１１１〜１１oを
並列に設置し、各シフトレジスタ１１１〜１１o
の出力を加算回路１２に入れ、その和出力をシフ
トレジスタ１１１〜１１oに入力として循環する
ものである。このときシフトレジスタ１１１，１
１２…，１１oへの入力をA1，A2，…，Ａoと
し、加算回路１２への入力をB1，B2，…，Ｂoと
すれば、
分割化しかつ同期制御しうるカウンタ回路の改良
に関するものである。 多数チヤンネルの信号を処理して入出力する装
置ではチヤンネル数に等しい個別の回路部分をで
きるだけ少なくすることが装置の小型化と価格の
低減上必要である。この解決方法の一つは時分割
を利用して多数チヤンネルをあたかも１チヤンネ
ルのように取扱うことであるが、必ずしも任意の
回路部分が時分割化されているわけではない。た
とえば低速の多数チヤンネルを集信装置により走
査受信し１時蓄積し高速の時分割多重方式または
分周方式で送信を行なう場合、受信、送信タイミ
ングを再生するため各チヤンネル毎にカウンタ回
路を設け、このカウンタ回路は各チヤンネル毎に
非同期動作するため、１フレームの最後にストツ
プビツトをおいて、調整された別のフレーム同期
信号により、時分割多重送信に適応させている。
すなわちこの場合のカウンタ回路は時分割化され
ていないことになり、小形化および価格の低減上
改善の余地がある。 本考案の目的は多数チヤンネルに対応するため
カウンタ回路を時分割化することにより小形化し
かつ同期制御しうるカウンタ回路を提供すること
である。 前記目的を達成するため、本考案のカウンタ回
路は各々ｍ（ｍ≧２）ビツトからなるｎ個のシフ
トレジスタ１１１，…，１１oと、 各シフトレジスタから並列出力されるｎ個のビ
ツト出力B1，…，Ｂoの示す値を歩進させてｎビ
ツト出力を発生する加算回路１２と、 前記シフトレジスタの並列出力が所定値である
ことを検出して出力信号を発生する第１のゲート
回路１６と、 前記加算回路からの各出力を対応するシフトレ
ジスタへの入力として供給するとともに、前記第
１のゲート回路の出力信号が印可されることに応
答して前記加算回路出力のシフトレジスタへの入
力を阻止する第２のゲート回路１３１，…，１３
oとをそれぞれ具備してなり、 ｎ個のシフトレジスタから並列的に出力される
ｎビツト出力を１つのカウンタのカウント出力１
４としてｍ段のカウンタを構成するとともに、 各シフトレジスタからの出力値を上記加算回路
を介して循環させてｍ段のカウンタ値を順次歩進
させるように構成し、かつ 上記第２のゲート回路へ制御信号１５１，…，
１５oを加えることによりカウンタのクリアある
いはプリセツト制御を行うように構成してなるこ
とを特徴とするものである。以下本考案を実施例
につき詳述する。 第１図は本考案の前提となる実施例の構成を示
す説明図である。同図に示すごとくｍ（ｍ≧２）
ビツトのｎ個のシフトレジスタ１１１〜１１oを
並列に設置し、各シフトレジスタ１１１〜１１o
の出力を加算回路１２に入れ、その和出力をシフ
トレジスタ１１１〜１１oに入力として循環する
ものである。このときシフトレジスタ１１１，１
１２…，１１oへの入力をA1，A2，…，Ａoと
し、加算回路１２への入力をB1，B2，…，Ｂoと
すれば、
【表】
ただし C1：１番目の桁上げ出力
：モジユロ２の加算
で示されるように、A1〜Ａoはシフトレジスタ１
１１〜１１oが一巡する毎に１ビツト宛加算され
ていく。このようにしてたて方向の２n進カウン
タがｍチヤンネルできるようになる。希望チヤン
ネルの出力については該当するアドレスの時点で
サンプリングすれば通常のカウンタ出力１４とし
て利用することができる。なお加算するビツト数
は適宜増加してよい。 第２図は本考案の実施例の構成を示す説明図で
ある。同図においては第１図の回路のシフトレジ
スタ１１１〜１１oの入力にそれぞれANDゲート
１３１〜１３oを介して加算回路１２の出力A1，
A2，…，Ａoとともに外部から制御信号１５１，
１５２，…，，１５oを入力し、さらにシフトレジ
スタ１１１〜１１oの出力をゲート回路１６を介
してANDゲート１３１〜１３oに入力できるよう
にしている。従つて、例えば100進のカウンタを
90進にしたい場合、シフトレジスタ１１１〜１１
oの出力が90になつたことをゲート回路１６で検
出して、信号を入力に送出して最初からカウント
させることができる。すなわちこの制御によりプ
ログラマブルカウンタを構成することができ、２
n進以下であれば任意進の時分割カウンタをつく
ることができる。なお制御信号１５１〜１５oに
２進“０”を入力すればクリアすることもでき
る。またチヤンネル毎にカウンタの同期制御を行
なうため同期タイミングに対する過不足に応じて
補足するようなプリセツト制御信号を与えること
により同期保持することができる。さらにシフト
レジスタに循還機能をもたせたものを用いればそ
れの制御線L1〜Ｌoによつてカウンタを任意にホ
ールドさせることもできる。 以上説明したように、ｍチヤンネルのそれぞれ
のチヤンネルにカウンタを設ける代りに、ｍビツ
トのシフトレジスタをｎ個並列に設け加算回路を
経て循還させることにより、ｍチヤンネルの２n
進カウンタを少ない部品を用いて小形化し経済的
なカウンタ回路を構成することができ、さらにシ
フトレジスタの入力部にゲート回路を介し制御信
号を入れクリア、プリセツト、ホールド等の制御
を行なうことが可能であり、とくに同期タイミン
グに対する過不足を補足するプリセツト制御信号
を与えることにより同期保持を確保することがで
きる。 前記実施例においては制御信号１５１〜１５o
をシフトレジスタにANDゲートを介して入力し
たが、加算回路に同様にANDゲートを介して入
力させても同様の制御効果をもたらすことができ
る。
１１〜１１oが一巡する毎に１ビツト宛加算され
ていく。このようにしてたて方向の２n進カウン
タがｍチヤンネルできるようになる。希望チヤン
ネルの出力については該当するアドレスの時点で
サンプリングすれば通常のカウンタ出力１４とし
て利用することができる。なお加算するビツト数
は適宜増加してよい。 第２図は本考案の実施例の構成を示す説明図で
ある。同図においては第１図の回路のシフトレジ
スタ１１１〜１１oの入力にそれぞれANDゲート
１３１〜１３oを介して加算回路１２の出力A1，
A2，…，Ａoとともに外部から制御信号１５１，
１５２，…，，１５oを入力し、さらにシフトレジ
スタ１１１〜１１oの出力をゲート回路１６を介
してANDゲート１３１〜１３oに入力できるよう
にしている。従つて、例えば100進のカウンタを
90進にしたい場合、シフトレジスタ１１１〜１１
oの出力が90になつたことをゲート回路１６で検
出して、信号を入力に送出して最初からカウント
させることができる。すなわちこの制御によりプ
ログラマブルカウンタを構成することができ、２
n進以下であれば任意進の時分割カウンタをつく
ることができる。なお制御信号１５１〜１５oに
２進“０”を入力すればクリアすることもでき
る。またチヤンネル毎にカウンタの同期制御を行
なうため同期タイミングに対する過不足に応じて
補足するようなプリセツト制御信号を与えること
により同期保持することができる。さらにシフト
レジスタに循還機能をもたせたものを用いればそ
れの制御線L1〜Ｌoによつてカウンタを任意にホ
ールドさせることもできる。 以上説明したように、ｍチヤンネルのそれぞれ
のチヤンネルにカウンタを設ける代りに、ｍビツ
トのシフトレジスタをｎ個並列に設け加算回路を
経て循還させることにより、ｍチヤンネルの２n
進カウンタを少ない部品を用いて小形化し経済的
なカウンタ回路を構成することができ、さらにシ
フトレジスタの入力部にゲート回路を介し制御信
号を入れクリア、プリセツト、ホールド等の制御
を行なうことが可能であり、とくに同期タイミン
グに対する過不足を補足するプリセツト制御信号
を与えることにより同期保持を確保することがで
きる。 前記実施例においては制御信号１５１〜１５o
をシフトレジスタにANDゲートを介して入力し
たが、加算回路に同様にANDゲートを介して入
力させても同様の制御効果をもたらすことができ
る。
第１図は本考案の前提の構成を示す説明図、第
２図は本考案の実施例の構成を示す説明図であ
り、図中１１１〜１１oはシフトレジスタ、１２
は加算回路、１３１〜１３oはANDゲート、１４
は出力、１５１〜１５oは制御信号、１６はゲー
ト回路を示す。
２図は本考案の実施例の構成を示す説明図であ
り、図中１１１〜１１oはシフトレジスタ、１２
は加算回路、１３１〜１３oはANDゲート、１４
は出力、１５１〜１５oは制御信号、１６はゲー
ト回路を示す。
Claims (1)
- 【実用新案登録請求の範囲】 各々ｍ（ｍ≧２）ビツトからなるｎ個のシフト
レジスタ１１１，…，１１oと、 各シフトレジスタから並列出力されるｎ個のビ
ツト出力B1，…，Ｂoの示す値を歩進させてｎビ
ツト出力を発生する加算回路１２と、 前記シフトレジスタの並列出力が所定値である
ことを検出して出力信号を発生する第１のゲート
回路１６と、 前記加算回路からの各出力を対応するシフトレ
ジスタへの入力として供給するとともに、前記第
１のゲート回路の出力信号が印可されることに応
答して前記加算回路出力のシフトレジスタへの入
力を阻止する第２のゲート回路１３１，…，１３
oとをそれぞれ具備してなり、 ｎ個のシフトレジスタから並列的に出力される
ｎビツト出力を１つのカウンタのカウント出力１
４としてｍ段のカウンタを構成するとともに、 各シフトレジスタからの出力値を上記加算回路
を介して循環させてｍ段のカウンタ値を順次歩進
させるように構成し、かつ 上記第２のゲート回路へ制御信号１５１，…，
１５oを加えることによりカウンタのクリアある
いはプリセツト制御を行うように構成してなるこ
とを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13854980U JPS6115640Y2 (ja) | 1980-09-29 | 1980-09-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13854980U JPS6115640Y2 (ja) | 1980-09-29 | 1980-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5660333U JPS5660333U (ja) | 1981-05-22 |
| JPS6115640Y2 true JPS6115640Y2 (ja) | 1986-05-15 |
Family
ID=29369900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13854980U Expired JPS6115640Y2 (ja) | 1980-09-29 | 1980-09-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115640Y2 (ja) |
-
1980
- 1980-09-29 JP JP13854980U patent/JPS6115640Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5660333U (ja) | 1981-05-22 |
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