JPH03108928A - データリンク制御装置 - Google Patents
データリンク制御装置Info
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- JPH03108928A JPH03108928A JP2111619A JP11161990A JPH03108928A JP H03108928 A JPH03108928 A JP H03108928A JP 2111619 A JP2111619 A JP 2111619A JP 11161990 A JP11161990 A JP 11161990A JP H03108928 A JPH03108928 A JP H03108928A
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- 238000004891 communication Methods 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
- H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
- H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
- H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
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- Communication Control (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Circuits Of Receivers In General (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は包括的にデジタルデータ通信の分野に関する
ものである。特に、この発明は直列フォーマットでデー
タを受け、かつ受けられたデータについて直並列変換を
行なうことのできるデータリンク制御装置（Ｄ Ｌ Ｃ
）に関するものである。
ものである。特に、この発明は直列フォーマットでデー
タを受け、かつ受けられたデータについて直並列変換を
行なうことのできるデータリンク制御装置（Ｄ Ｌ Ｃ
）に関するものである。
あるデータ通信プロトコル、たとえばＸ、２５は長さで
５から８ビツトの範囲に及ぶキャラクタを含む。これら
のキャラクタはデータのバイトで動作する装置によって
典型的に受けられる。キャラクタは完全なバイトに必要
とされるものより少ないビットを含むので、各キャラク
タに対応する完全なバイトを形成するために付加的ビッ
トがキャラクタビットに付加されなくてはならない。デ
ータ通信プロトコルは、所与の通信ネットワークの完全
な帯域幅を利用するためにキャラクタがこれらの余分な
ビットを取除かれ、かつ伝送のためにパックされたビッ
トストリームの情報フィールド（Ｉ フィールド）へ連
結されるのを許容する。
５から８ビツトの範囲に及ぶキャラクタを含む。これら
のキャラクタはデータのバイトで動作する装置によって
典型的に受けられる。キャラクタは完全なバイトに必要
とされるものより少ないビットを含むので、各キャラク
タに対応する完全なバイトを形成するために付加的ビッ
トがキャラクタビットに付加されなくてはならない。デ
ータ通信プロトコルは、所与の通信ネットワークの完全
な帯域幅を利用するためにキャラクタがこれらの余分な
ビットを取除かれ、かつ伝送のためにパックされたビッ
トストリームの情報フィールド（Ｉ フィールド）へ連
結されるのを許容する。
一般にＤＬＣ受信器は８ビツトバイトセグメントでＩ
フィールドを受け、かつストアするであろう、そしてそ
れはもし受けられたキャラクタの長さが８ビツトまたは
１バイトより小さければ最終セグメントは不完全に終り
得る。換言すれば、■フィールドは８ビツトバイトへ分
割され、かつ分割の後残されたビットはビット剰余を構
成する。
フィールドを受け、かつストアするであろう、そしてそ
れはもし受けられたキャラクタの長さが８ビツトまたは
１バイトより小さければ最終セグメントは不完全に終り
得る。換言すれば、■フィールドは８ビツトバイトへ分
割され、かつ分割の後残されたビットはビット剰余を構
成する。
たとえば、もしキャラクタの長さが５ビツトで、かつ５
キヤラクタが受けられると、ＤＬＣは受けられた合計２
５個のビットを３個の８ビツトバイトセグメントへ分割
し、最終セグメントに１個のビットを残すであろう。
キヤラクタが受けられると、ＤＬＣは受けられた合計２
５個のビットを３個の８ビツトバイトセグメントへ分割
し、最終セグメントに１個のビットを残すであろう。
ＤＬＣは、データを直列に受け、かつ先入れ先出（ＦＩ
ＦＯ）バッファのようなメモリ装置に並列にデータを転
送して出す複数個のシフトレジスタを有する受信器バッ
ファでＩ フィールドの各キャラクタを受ける。もし通
信プロトコル送信が送信されるべきキャラクタの最初の
ビットをキャラクタの最下位ビット（Ｌ Ｓ Ｂ）とし
て規定すれば、それからシフトレジスタはシフトレジス
タの最上位ビット（ＭＳＢ）位置として規定され得るも
のへ最初に直列にデータを受け、かつシフトレジスタが
データの完全なバイトで充填されるまでクロック信号が
受けられるたびにデータがレジスタの中で直列にシフト
される。それから並列転送動作は最終シフトレジスタに
よって行なわれ、最終シフトレジスタに含まれるデータ
バイトをＦＩＦＯに転送する。それゆえもしキャラクタ
の長さがバイト中のビット数より小さければＦＩＦＯに
ストアされたデータバイトは１より多いキャラクタから
のデータビットを含んでもよい。
ＦＯ）バッファのようなメモリ装置に並列にデータを転
送して出す複数個のシフトレジスタを有する受信器バッ
ファでＩ フィールドの各キャラクタを受ける。もし通
信プロトコル送信が送信されるべきキャラクタの最初の
ビットをキャラクタの最下位ビット（Ｌ Ｓ Ｂ）とし
て規定すれば、それからシフトレジスタはシフトレジス
タの最上位ビット（ＭＳＢ）位置として規定され得るも
のへ最初に直列にデータを受け、かつシフトレジスタが
データの完全なバイトで充填されるまでクロック信号が
受けられるたびにデータがレジスタの中で直列にシフト
される。それから並列転送動作は最終シフトレジスタに
よって行なわれ、最終シフトレジスタに含まれるデータ
バイトをＦＩＦＯに転送する。それゆえもしキャラクタ
の長さがバイト中のビット数より小さければＦＩＦＯに
ストアされたデータバイトは１より多いキャラクタから
のデータビットを含んでもよい。
しかしながら、データの完全なバイトは並列転送動作の
前にシフトレジスタに直列にロードされないので、シフ
トレジスタの上述の動作はビット剰余に関して問題を引
起こす。たとえば、もしビット剰余が５ビツトを構成す
るとすれば最終シフトレジスタの３個の最下位ビットは
充填されないであろう。このようにシフトレジスタの最
下位ビット（Ｌ Ｓ Ｂ）が充填され、一方で同時にレ
ジスタの３個の最上位ビットを充填するまで、最終シフ
トレジスタの５個の剰余ビットを完全にシフトするよう
にある機構が設けられなければならない。
前にシフトレジスタに直列にロードされないので、シフ
トレジスタの上述の動作はビット剰余に関して問題を引
起こす。たとえば、もしビット剰余が５ビツトを構成す
るとすれば最終シフトレジスタの３個の最下位ビットは
充填されないであろう。このようにシフトレジスタの最
下位ビット（Ｌ Ｓ Ｂ）が充填され、一方で同時にレ
ジスタの３個の最上位ビットを充填するまで、最終シフ
トレジスタの５個の剰余ビットを完全にシフトするよう
にある機構が設けられなければならない。
発明の概要
この発明はデータリンク制御装置受信器のビット剰余を
取扱うための方法および装置を提供する。
取扱うための方法および装置を提供する。
特に、一連のシフトレジスタおよび受けられるビットの
数をカウントするビットカウンタを含むデータリンク制
御装置受信器が提供される。フレーム終了キャラクタが
受けられるとき、ビット剰余を表わすビットカウンタの
値はビット調整カウンタへ与えられる。ビット調整カウ
ンタの値が規定されたバイトのビット数を示すまで、ビ
ット剰余を含むシフトレジスタがクロック動作されるの
を可能にする態様で、バイト調整動作の間ビット剰余を
含むシフトレジスタの動作を制御するようにビット調整
カウンタが使用される。したがってシフトレジスタの最
上位ビットが充填されるまで、ビット剰余は直列にシフ
トされる。さらにバイト調整動作の間０をシフトレジス
タにロードするための機構が与えられる。
数をカウントするビットカウンタを含むデータリンク制
御装置受信器が提供される。フレーム終了キャラクタが
受けられるとき、ビット剰余を表わすビットカウンタの
値はビット調整カウンタへ与えられる。ビット調整カウ
ンタの値が規定されたバイトのビット数を示すまで、ビ
ット剰余を含むシフトレジスタがクロック動作されるの
を可能にする態様で、バイト調整動作の間ビット剰余を
含むシフトレジスタの動作を制御するようにビット調整
カウンタが使用される。したがってシフトレジスタの最
上位ビットが充填されるまで、ビット剰余は直列にシフ
トされる。さらにバイト調整動作の間０をシフトレジス
タにロードするための機構が与えられる。
上述を背景として、次に好ましい実施例の詳細な説明お
よび図面に参照がなされるべきである。
よび図面に参照がなされるべきである。
好ましい実施例の詳細な説明
次に第１図を参照すると、受信バッファを形成するよう
に直列に配置された複数個のシフトレジスタ１０−１６
と、ビットカウンタ１８と、バイト調整カウンタ２０と
、クロック２２と、ＰＩＦ０２３と、制御論理２４とを
有するＤＬＣ受信器が示される。制御論理２４はディス
クリートな構成要素としてまたはマイクロプロセッサの
処理装置の使用を通して実現化され得る。データのフロ
ーは第１図中の右から左へであり、かつ直列データはシ
フトレジスタ１０−１６のＭＳＢからＬＳＢへシフトさ
れる。
に直列に配置された複数個のシフトレジスタ１０−１６
と、ビットカウンタ１８と、バイト調整カウンタ２０と
、クロック２２と、ＰＩＦ０２３と、制御論理２４とを
有するＤＬＣ受信器が示される。制御論理２４はディス
クリートな構成要素としてまたはマイクロプロセッサの
処理装置の使用を通して実現化され得る。データのフロ
ーは第１図中の右から左へであり、かつ直列データはシ
フトレジスタ１０−１６のＭＳＢからＬＳＢへシフトさ
れる。
図示された実施例において、シフトレジスタ１０はフラ
グレジスタとして示され、シフトレジスタ１２および１
４はそれぞれフレームチエツクシーケンス２ （ＦＣ８
Ｒ２）およびフレームチエツクシーケンス１ （ＦＣ８
ＲＩ）レジスタとして示され、かつシフトレジスタ１６
は最終バイトレジスタ、すなわちフレーム終了キャラク
タがシフトレジスタ１０に受けられるとき、データの最
終バイトを含むレジスタとして示される。シフトレジス
タ１０−１４の並列出力ポートは制御論理２４に結合さ
れる一方で、シフトレジスタ１６の並列出力ポートはＦ
ＩＦＯ２３の入力へ結合される。
グレジスタとして示され、シフトレジスタ１２および１
４はそれぞれフレームチエツクシーケンス２ （ＦＣ８
Ｒ２）およびフレームチエツクシーケンス１ （ＦＣ８
ＲＩ）レジスタとして示され、かつシフトレジスタ１６
は最終バイトレジスタ、すなわちフレーム終了キャラク
タがシフトレジスタ１０に受けられるとき、データの最
終バイトを含むレジスタとして示される。シフトレジス
タ１０−１４の並列出力ポートは制御論理２４に結合さ
れる一方で、シフトレジスタ１６の並列出力ポートはＦ
ＩＦＯ２３の入力へ結合される。
ビットカウンタ１８はビットカウンタ１８のカウント値
がバイト中のビット数（この場合８）に到達するとき、
バイト受信ライン（ＢＹＴＥＲＥ）をハイの論理レベル
へと内部的にリセットし、かつ駆動する４ビツトカウン
タである。ＢＹＴＥＲＥ信号は完全なバイトが受けられ
たことを制御論理２４へ示すために使用される。ビット
カウンタ１８は入来データストリームが与えられる直列
クロック信号（ＳＣＬＫ）の受信の際に増分される。
がバイト中のビット数（この場合８）に到達するとき、
バイト受信ライン（ＢＹＴＥＲＥ）をハイの論理レベル
へと内部的にリセットし、かつ駆動する４ビツトカウン
タである。ＢＹＴＥＲＥ信号は完全なバイトが受けられ
たことを制御論理２４へ示すために使用される。ビット
カウンタ１８は入来データストリームが与えられる直列
クロック信号（ＳＣＬＫ）の受信の際に増分される。
ビットカウンタ１８の出力ラインはバイト調整カウンタ
２０の入力ポートに結合され、かつビットカウンタ１８
のカウント値はロードバイトカウンタ（ＬＢＩＣＯ）信
号が制御論理２４によってバイト調整カウンタ２０のイ
ネーブル入力ピン（ＥＮＩＮ）に与えられるとき、バイ
ト調整カウンタ２０ヘロードされる。バイト調整カウン
タ２０のより詳細な略図は第２図で提供される。バイト
調整カウンタ２０はＡＮＤゲート４ｏの出力からバイト
調整イネーブル信号（ＢＡＤＥＮ）を発生する。ＡＮＤ
ゲート４０への入力は制御論理２４から受けられたバイ
トカウンタイネーブル信号（ＢＹＡＤＪ）およびバイト
調整カウンタ２ｏの反転されたＭＳＢ （ＣＮＴ３）で
ある。それゆえバイトカウンタイネーブル信号（ＢＹＡ
ＤＪ）がバイト調整カウンタ２０に与えられ、かつバイ
ト調整カウンタ２０のＭＳＢが論理ローレベルにある限
り、ＢＡＤＥＮ信号はハイの論理レベルにとどまるだろ
う。バイト調整カウンタ２０のＭＳＢがハイの論理レベ
ル“１″に切換わるとすぐ、すなわちバイト調整カウン
タ２ｏのカウント値がバイトの中のビットの数に等しく
なるとき、ＢＡＤＥＮ信号はローの論理レベルに駆動さ
れる。
２０の入力ポートに結合され、かつビットカウンタ１８
のカウント値はロードバイトカウンタ（ＬＢＩＣＯ）信
号が制御論理２４によってバイト調整カウンタ２０のイ
ネーブル入力ピン（ＥＮＩＮ）に与えられるとき、バイ
ト調整カウンタ２０ヘロードされる。バイト調整カウン
タ２０のより詳細な略図は第２図で提供される。バイト
調整カウンタ２０はＡＮＤゲート４ｏの出力からバイト
調整イネーブル信号（ＢＡＤＥＮ）を発生する。ＡＮＤ
ゲート４０への入力は制御論理２４から受けられたバイ
トカウンタイネーブル信号（ＢＹＡＤＪ）およびバイト
調整カウンタ２ｏの反転されたＭＳＢ （ＣＮＴ３）で
ある。それゆえバイトカウンタイネーブル信号（ＢＹＡ
ＤＪ）がバイト調整カウンタ２０に与えられ、かつバイ
ト調整カウンタ２０のＭＳＢが論理ローレベルにある限
り、ＢＡＤＥＮ信号はハイの論理レベルにとどまるだろ
う。バイト調整カウンタ２０のＭＳＢがハイの論理レベ
ル“１″に切換わるとすぐ、すなわちバイト調整カウン
タ２ｏのカウント値がバイトの中のビットの数に等しく
なるとき、ＢＡＤＥＮ信号はローの論理レベルに駆動さ
れる。
ＢＡＤＥＮ信号は、シフトレジスタ１６の動作を制御す
るために、かつバイト調整動作が行なわれるとき、シフ
トレジスタ１６の内容を“ゼロ”で充填して戻すために
使用される。特に、ＢＡＤＥＮ信号はＯＲゲート３０へ
の一方の入力とじて与えられ、かつＯＲゲート３０への
他方の入力は制御論理２４によって与えられるシフトイ
ネーブル信号（ＥＮＳＨＦＴ２）である。ＯＲゲートの
出力はシフトレジスタ１６をクロック動作するために使
用されるクロック信号ＣＬＫ４を発生するために、クロ
ック２２によって発生されるＰＨ２クロック信号ととも
にＡＮＤゲート３２の入力に与えられる。ＢＡＤＥＮ信
号もまたＮＡＮＤゲート３４の一方の入力に与えられ、
かっＮＡＮＤゲート３４への第２の入力は次にシフトレ
ジスタ１４から直列データを受けるインバータ３６へ結
合される。このようにＢＡＤＥＮが論理ローレベルであ
るとき、直列データはシフトレジスタ１４からシフトレ
ジスタ１６へ入れられ、かつＢＡＤＥＮがバイト調整動
作の間にハイの論理レベルにあるとき、ローの論理レベ
ルまたは“ゼロ”がシフトレジスタ１６の入力へ与えら
れる。
るために、かつバイト調整動作が行なわれるとき、シフ
トレジスタ１６の内容を“ゼロ”で充填して戻すために
使用される。特に、ＢＡＤＥＮ信号はＯＲゲート３０へ
の一方の入力とじて与えられ、かつＯＲゲート３０への
他方の入力は制御論理２４によって与えられるシフトイ
ネーブル信号（ＥＮＳＨＦＴ２）である。ＯＲゲートの
出力はシフトレジスタ１６をクロック動作するために使
用されるクロック信号ＣＬＫ４を発生するために、クロ
ック２２によって発生されるＰＨ２クロック信号ととも
にＡＮＤゲート３２の入力に与えられる。ＢＡＤＥＮ信
号もまたＮＡＮＤゲート３４の一方の入力に与えられ、
かっＮＡＮＤゲート３４への第２の入力は次にシフトレ
ジスタ１４から直列データを受けるインバータ３６へ結
合される。このようにＢＡＤＥＮが論理ローレベルであ
るとき、直列データはシフトレジスタ１４からシフトレ
ジスタ１６へ入れられ、かつＢＡＤＥＮがバイト調整動
作の間にハイの論理レベルにあるとき、ローの論理レベ
ルまたは“ゼロ”がシフトレジスタ１６の入力へ与えら
れる。
制御論理２４によって発生されるＥＮＳＨＦＴ２信号も
また、シフトレジスタ１２および１４に与えられるクロ
ック信号（ＣＬＫ２３）を発生するためにＰＨ２クロッ
ク信号とともにＡＮＤゲート３８に与えられる。制御論
理２４もまたシフトレジスタ１０ヘクロック信号ＣＬＫ
Ｉを与えるためにＡＮＤゲート４０へのＰＨ２とともに
与えられる別のイネーブルシフト信号（ＥＮＳＨＦＴＩ
）を発生する。上述の回路配置は制御論理２４がシフト
レジスタ１０、シフトレジスタ１２および１４、または
シフトレジスタ１６を独立して能動化するのを許容する
ということが容易に認識されるであろう。
また、シフトレジスタ１２および１４に与えられるクロ
ック信号（ＣＬＫ２３）を発生するためにＰＨ２クロッ
ク信号とともにＡＮＤゲート３８に与えられる。制御論
理２４もまたシフトレジスタ１０ヘクロック信号ＣＬＫ
Ｉを与えるためにＡＮＤゲート４０へのＰＨ２とともに
与えられる別のイネーブルシフト信号（ＥＮＳＨＦＴＩ
）を発生する。上述の回路配置は制御論理２４がシフト
レジスタ１０、シフトレジスタ１２および１４、または
シフトレジスタ１６を独立して能動化するのを許容する
ということが容易に認識されるであろう。
次にＤＬＣ受信器の動作がより詳細に説明されるであろ
う。データの受信の初めにシフトレジスタ１０の動作を
能動化するために制御論理２４はＥＮＳＨＦＴＩ信号を
発生する。直列データストリームはフラグまたはアボー
ト（ａｂｏｒｔ）キャラクタが受けられる限り、制御論
理２４へ受けられた各バイトを並列転送するシフトレジ
スタ１０へ与えられる。制御論理２４が非フラグおよび
非アボートキャラクタが受けられると決定するとき、そ
れはシフトレジスタ１２−１６の動作を能勧化するため
にＥＮＳＨＦＴ２信号を発主２信号ＢＡＤＥＮはこのと
きローであることに注目）。
う。データの受信の初めにシフトレジスタ１０の動作を
能動化するために制御論理２４はＥＮＳＨＦＴＩ信号を
発生する。直列データストリームはフラグまたはアボー
ト（ａｂｏｒｔ）キャラクタが受けられる限り、制御論
理２４へ受けられた各バイトを並列転送するシフトレジ
スタ１０へ与えられる。制御論理２４が非フラグおよび
非アボートキャラクタが受けられると決定するとき、そ
れはシフトレジスタ１２−１６の動作を能勧化するため
にＥＮＳＨＦＴ２信号を発主２信号ＢＡＤＥＮはこのと
きローであることに注目）。
直列データが受けられるとき、シフトレジスタ１０から
のデータはシフトレジスタ１２に直列にシフトされ、シ
フトレジスタ１２のデータはシフトレジスタ１４にシフ
トされ、かつシフトレジスタ１４のデータはシフトレジ
スタ１６にシフトされる。シフトレジスタ１６は並列転
送をし、受けられたデータの各バイトをＦＩＦＯヘロー
ドする。
のデータはシフトレジスタ１２に直列にシフトされ、シ
フトレジスタ１２のデータはシフトレジスタ１４にシフ
トされ、かつシフトレジスタ１４のデータはシフトレジ
スタ１６にシフトされる。シフトレジスタ１６は並列転
送をし、受けられたデータの各バイトをＦＩＦＯヘロー
ドする。
いったん制御論理２４が非フラグおよび非アボートキャ
ラクタが受けられたと決定すると、それはアイドル信号
（ＩＤＥＬ）を発生することによってビットカウンタ１
８およびバイト調整カウンタ２０をリセットする。ビッ
トカウンタ１８は受けられたビットの数をカウントし始
め、かつビットカウンタ１８のカウント値がバイトの中
のビットの数に等しいとき、ビットカウンタ１８は内部
的にゼロにリセットされ、かつ次のバイトをカウントし
始める。受けられているデータのパケットの終りに閉鎖
フラグがシフトレジスタ１０ヘシフトされるであろう。
ラクタが受けられたと決定すると、それはアイドル信号
（ＩＤＥＬ）を発生することによってビットカウンタ１
８およびバイト調整カウンタ２０をリセットする。ビッ
トカウンタ１８は受けられたビットの数をカウントし始
め、かつビットカウンタ１８のカウント値がバイトの中
のビットの数に等しいとき、ビットカウンタ１８は内部
的にゼロにリセットされ、かつ次のバイトをカウントし
始める。受けられているデータのパケットの終りに閉鎖
フラグがシフトレジスタ１０ヘシフトされるであろう。
いったん制御論理２４が閉鎖フラグが受けられたと決定
すると、それはシフトレジスタ１２−１６の動作を不能
化するためにＥＮＳＨＦＴ２をローにセットする。この
とき、閉鎖フラグはシフトレジスタ１０にあるであろう
し、２個のフレームシーケンスチエツクバイトはレジス
タ１２および１４にあるであろうし、受けられたデータ
の最終ビットはシフトレジスタ１６にあるであろう。
すると、それはシフトレジスタ１２−１６の動作を不能
化するためにＥＮＳＨＦＴ２をローにセットする。この
とき、閉鎖フラグはシフトレジスタ１０にあるであろう
し、２個のフレームシーケンスチエツクバイトはレジス
タ１２および１４にあるであろうし、受けられたデータ
の最終ビットはシフトレジスタ１６にあるであろう。
前述のように、もし通信プロトコルのキャラクタの長さ
がバイトの長さより小さければ、受けられた最終ビット
は完全なバイトを構成しないかもしれない。このように
シフトレジスタ１６に残るビットはシフトレジスタ１６
のＬＳＢまでシフトされなければならない剰余ビットを
構成する。たとえばもし最終データパケットが５ビツト
を含んだとすればシフトレジスタ１６の３個の最下位ビ
ットは充填されないであろう（ＸＸＸＩ １１１１）。
がバイトの長さより小さければ、受けられた最終ビット
は完全なバイトを構成しないかもしれない。このように
シフトレジスタ１６に残るビットはシフトレジスタ１６
のＬＳＢまでシフトされなければならない剰余ビットを
構成する。たとえばもし最終データパケットが５ビツト
を含んだとすればシフトレジスタ１６の３個の最下位ビ
ットは充填されないであろう（ＸＸＸＩ １１１１）。
閉鎖フラグが制御論理２４によって検出されるとき制御
論理２４はビットカウンタの値（０１０１）をバイト調
整カウンタ２０ヘロードするためにＬＢ Ｉ Ｃｏを発
生する。制御論理２４はまたバイト調整カウンタ２０の
動作を能動化し、かっＢＡＤＥＮをハイに駆動し、それ
によってシフトレジスタ１６の動作を能動化するために
ＢＹＡＤＪ信号を発生する。ＢＡＤＥＮ信号がハイのま
まである限り、バイト調整カウンタ２０は増分し、かつ
シフトレジスタ１６は各クロックサイクルでシフト動作
を行なう。しかしながら、バイト調整カウンタ２０が８
（バイトの中のビットの数）までカウントするとき、Ｂ
ＡＤＥＮ信号はローになりシフトレジスタ１６の動作を
不能化する。この期間の間はシフトレジスタ１６の入力
はＮＡＮＤゲート３４によってローの論理レベルに保た
れており、その結果シフトレジスタ１６はバイト調整動
作の間は“ゼロ”をロードするということが注目される
。このようにシフトレジスタ１６に含まれる剰余ビット
はシフトレジスタのＬＳＢが充填され、かつシフトレジ
スタ１６の３個のＭＳＢがゼロで充填される（１１１１
１０００）までシフトされる。
論理２４はビットカウンタの値（０１０１）をバイト調
整カウンタ２０ヘロードするためにＬＢ Ｉ Ｃｏを発
生する。制御論理２４はまたバイト調整カウンタ２０の
動作を能動化し、かっＢＡＤＥＮをハイに駆動し、それ
によってシフトレジスタ１６の動作を能動化するために
ＢＹＡＤＪ信号を発生する。ＢＡＤＥＮ信号がハイのま
まである限り、バイト調整カウンタ２０は増分し、かつ
シフトレジスタ１６は各クロックサイクルでシフト動作
を行なう。しかしながら、バイト調整カウンタ２０が８
（バイトの中のビットの数）までカウントするとき、Ｂ
ＡＤＥＮ信号はローになりシフトレジスタ１６の動作を
不能化する。この期間の間はシフトレジスタ１６の入力
はＮＡＮＤゲート３４によってローの論理レベルに保た
れており、その結果シフトレジスタ１６はバイト調整動
作の間は“ゼロ”をロードするということが注目される
。このようにシフトレジスタ１６に含まれる剰余ビット
はシフトレジスタのＬＳＢが充填され、かつシフトレジ
スタ１６の３個のＭＳＢがゼロで充填される（１１１１
１０００）までシフトされる。
上記の説明はこの発明の好ましい例示的な実施例であり
、かつこの発明は示された特定の形状に制限されないと
いうことが理解されるであろう。
、かつこの発明は示された特定の形状に制限されないと
いうことが理解されるであろう。
たとえばこの発明は他の通信プロトコルへ適用可能であ
り、バイトの中のビットの数は任意の所与量として規定
されることができ、様々な構成要素の特定の構造は変化
することができる。さらに変化または変更は前掲の特許
請求の範囲の精神および範囲の中で行なわれることがで
きる。
り、バイトの中のビットの数は任意の所与量として規定
されることができ、様々な構成要素の特定の構造は変化
することができる。さらに変化または変更は前掲の特許
請求の範囲の精神および範囲の中で行なわれることがで
きる。
第１図は、この発明に従ったＤＬＣ受信器を図示する。
第２図は、第１図に図示されるＤＬＣ受信器で使用され
るバイト調整カウンタを図示する。 第３図は、第１図に図示されるＤＬＣの動作で使用され
る様々な制御信号を図示する図である。 図において、１０．１２．１４．１６はシフトレジスタ
、１８はビットカウンタ、２０はバイト調整カウンタ、
２２はクロック、２４は制御論理、３０はＯＲゲート、
３２はＡＮＤゲート、３４はＮＡＮＤゲート、３６はイ
ンバータ、３８および４０はＡＮＤゲートである。
るバイト調整カウンタを図示する。 第３図は、第１図に図示されるＤＬＣの動作で使用され
る様々な制御信号を図示する図である。 図において、１０．１２．１４．１６はシフトレジスタ
、１８はビットカウンタ、２０はバイト調整カウンタ、
２２はクロック、２４は制御論理、３０はＯＲゲート、
３２はＡＮＤゲート、３４はＮＡＮＤゲート、３６はイ
ンバータ、３８および４０はＡＮＤゲートである。
Claims (1)
- （１）複数個のシフトレジスタを備え、前記複数個のシ
フトレジスタはフレームレジスタおよび最終バイトレジ
スタを含み、前記シフトレジスタが受けられた入力デー
タストリームを直列にシフトするのを選択的に可能にす
るための手段と、閉鎖フレームが前記フレームレジスタ
へシフトされるとき前記最終バイトレジスタに含まれる
剰余ビットの数を決定するための手段と、前記最終バイ
トレジスタの最上位ビットが前記剰余ビットの１つで充
填されるまで前記最終バイトレジスタの剰余ビットをシ
フトするように前記最終バイトレジスタの動作を制御す
るための手段とをさらに備えた、装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/343,810 US5138641A (en) | 1989-04-27 | 1989-04-27 | Bit residue correction in a dlc receiver |
| US343,810 | 1989-04-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108928A true JPH03108928A (ja) | 1991-05-09 |
Family
ID=23347765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111619A Pending JPH03108928A (ja) | 1989-04-27 | 1990-04-25 | データリンク制御装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5138641A (ja) |
| EP (1) | EP0395208B1 (ja) |
| JP (1) | JPH03108928A (ja) |
| AT (1) | ATE153489T1 (ja) |
| DE (1) | DE69030748T2 (ja) |
| ES (1) | ES2101690T3 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5692026A (en) * | 1996-05-31 | 1997-11-25 | Hewlett-Packard Company | Apparatus for reducing capacitive loading of clock and shift signals by shifting register-based devices |
| JP3037252B2 (ja) * | 1998-01-28 | 2000-04-24 | 日本電気アイシーマイコンシステム株式会社 | アドレス選択回路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3887769A (en) * | 1973-04-04 | 1975-06-03 | Bell Telephone Labor Inc | Frame syncrhonization of elastic data bit stores |
| US4040049A (en) * | 1975-10-09 | 1977-08-02 | Bell Telephone Laboratories, Incorporated | Tandem block digital processor for use with nonuniformly encoded digital data |
| JPS5776633A (en) * | 1980-10-31 | 1982-05-13 | Hitachi Ltd | Signal processor |
| JPS5875353A (ja) * | 1981-10-29 | 1983-05-07 | Pioneer Electronic Corp | デ−タ変換方式 |
| US4468789A (en) * | 1981-11-16 | 1984-08-28 | The United States Of America As Represented By The Director Of The National Security Agency | Method for serial transmission and receipt of binary information |
| US4494194A (en) * | 1982-09-30 | 1985-01-15 | Burroughs Corporation | Line support processor for data transfer system |
| US4692859A (en) * | 1983-05-16 | 1987-09-08 | Rca Corporation | Multiple byte serial data transfer protocol |
| EP0151653B1 (fr) * | 1983-12-15 | 1987-09-16 | International Business Machines Corporation | Dispositif de sérialisation/désérialisation de configuration de bits de longueur variable |
| US4601056A (en) * | 1984-08-13 | 1986-07-15 | Recognition Equipment Incorporated | Video correlator for video format unit |
| US4949333A (en) * | 1987-04-02 | 1990-08-14 | Advanced Micro Devices, Inc. | Enhanced universal asynchronous receiver-transmitter |
| JPS6417264A (en) * | 1987-07-10 | 1989-01-20 | Matsushita Electric Ind Co Ltd | Signal processor for magnetic card reader |
| US4885584A (en) * | 1988-04-07 | 1989-12-05 | Zilog, Inc. | Serializer system with variable character length capabilities |
| USH856H (en) * | 1988-07-29 | 1990-12-04 | W. R. Grace & Co.-Conn. | Cation exchange Y zeolites as corrosion inhibitors |
-
1989
- 1989-04-27 US US07/343,810 patent/US5138641A/en not_active Expired - Lifetime
-
1990
- 1990-03-14 ES ES90302683T patent/ES2101690T3/es not_active Expired - Lifetime
- 1990-03-14 AT AT90302683T patent/ATE153489T1/de active
- 1990-03-14 DE DE69030748T patent/DE69030748T2/de not_active Expired - Fee Related
- 1990-03-14 EP EP90302683A patent/EP0395208B1/en not_active Expired - Lifetime
- 1990-04-25 JP JP2111619A patent/JPH03108928A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0395208A2 (en) | 1990-10-31 |
| EP0395208A3 (en) | 1993-02-17 |
| ATE153489T1 (de) | 1997-06-15 |
| US5138641A (en) | 1992-08-11 |
| DE69030748T2 (de) | 1998-01-02 |
| EP0395208B1 (en) | 1997-05-21 |
| DE69030748D1 (de) | 1997-06-26 |
| ES2101690T3 (es) | 1997-07-16 |
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