JPH09116439A - 直列データの伝送装置 - Google Patents
直列データの伝送装置Info
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- JPH09116439A JPH09116439A JP8191690A JP19169096A JPH09116439A JP H09116439 A JPH09116439 A JP H09116439A JP 8191690 A JP8191690 A JP 8191690A JP 19169096 A JP19169096 A JP 19169096A JP H09116439 A JPH09116439 A JP H09116439A
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
Abstract
(57)【要約】
【課題】並列データの送受信を行う並列通信方式と同様
な速い伝送率にて直列データの送受信を行い得る直列デ
ータの伝送装置を提供する。 【解決手段】反復レジスター５０及び反復ビットカウン
ター４０を含む直列データの受信装置と、データ比較部
８０及び第１，２臨時レジスター７０，１１０を含む直
列データの送信装置とを備えて構成され、直列データの
伝送時に反復される同じ直列データを圧縮して伝送を行
い、データの伝送率を向上させる。
な速い伝送率にて直列データの送受信を行い得る直列デ
ータの伝送装置を提供する。 【解決手段】反復レジスター５０及び反復ビットカウン
ター４０を含む直列データの受信装置と、データ比較部
８０及び第１，２臨時レジスター７０，１１０を含む直
列データの送信装置とを備えて構成され、直列データの
伝送時に反復される同じ直列データを圧縮して伝送を行
い、データの伝送率を向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、直列データ通信に
係るもので、詳しくは、直列データの伝送時に反復され
る同じ直列データを圧縮して伝送させ、データの伝送率
を向上し得る直列データの伝送装置に関するものであ
る。
係るもので、詳しくは、直列データの伝送時に反復され
る同じ直列データを圧縮して伝送させ、データの伝送率
を向上し得る直列データの伝送装置に関するものであ
る。
【０００２】
【従来の技術】従来の直列データの受信装置において
は、図４に示したように、モード制御信号ＭＣＳに応じ
て、リモートホスト（ｈｏｓｔ）から伝送された直列デ
ータを設定されたトリガーレベルまで記憶して、該トリ
ガーレベルに至るとインタラプト信号をホストへ出力す
る受信用ホールドレジスター１と、モード制御信号ＭＣ
Ｓに応じて、リモートホストから伝送された直列データ
を記憶した後、出力時のデータを先入れ先出しする受信
用先入れ先出しメモリ２と、該受信用先入れ先出しメモ
リ２のアドレスを制御信号ＣＳに基づいて指定するアド
レス発生部３と、を備えていた。
は、図４に示したように、モード制御信号ＭＣＳに応じ
て、リモートホスト（ｈｏｓｔ）から伝送された直列デ
ータを設定されたトリガーレベルまで記憶して、該トリ
ガーレベルに至るとインタラプト信号をホストへ出力す
る受信用ホールドレジスター１と、モード制御信号ＭＣ
Ｓに応じて、リモートホストから伝送された直列データ
を記憶した後、出力時のデータを先入れ先出しする受信
用先入れ先出しメモリ２と、該受信用先入れ先出しメモ
リ２のアドレスを制御信号ＣＳに基づいて指定するアド
レス発生部３と、を備えていた。
【０００３】また、従来の直列データの送信装置におい
ては、図５に示したように、モード制御信号ＭＣＳに応
じて、ホストから伝送された並列データを設定されたト
リガーレベルまで記憶して、該トリガーレベルに至ると
インタラプト信号を出力する送信用ホールドレジスター
１１と、モード制御信号ＭＣＳに応じて、ホストから伝
送された並列データを記憶した後、出力時のデータを先
入れ先出しする送信用先入れ先出しメモリ１２と、該送
信用先入れ先出しメモリ１２のアドレスを制御信号ＣＳ
に基づいて指定するアドレス発生部１３と、送信用ホー
ルドレジスター１１からインタラプト信号が入力すると
前記送信用先入れ先出しメモリ１２から並列データを読
み取り直列データに変換してリモートホストに伝送する
送信用シフトレジスター１４と、を備えていた。
ては、図５に示したように、モード制御信号ＭＣＳに応
じて、ホストから伝送された並列データを設定されたト
リガーレベルまで記憶して、該トリガーレベルに至ると
インタラプト信号を出力する送信用ホールドレジスター
１１と、モード制御信号ＭＣＳに応じて、ホストから伝
送された並列データを記憶した後、出力時のデータを先
入れ先出しする送信用先入れ先出しメモリ１２と、該送
信用先入れ先出しメモリ１２のアドレスを制御信号ＣＳ
に基づいて指定するアドレス発生部１３と、送信用ホー
ルドレジスター１１からインタラプト信号が入力すると
前記送信用先入れ先出しメモリ１２から並列データを読
み取り直列データに変換してリモートホストに伝送する
送信用シフトレジスター１４と、を備えていた。
【０００４】このように構成された従来の直列データの
伝送装置の作用を説明すると、まず、直列データを受信
する場合、図示されない先入れ先出し制御レジスターか
ら出力したモード制御信号ＭＣＳにより先入れ先出しモ
ードが選択されると、図４に示した受信用ホールドレジ
スター１は、図６に示したように、スタートビット、デ
ータビット、パリティビット及びストップビットにて構
成された直列データをリモートホストから受け、設定さ
れたトリガーレベルまで記憶して、トリガーレベルに至
ると、インタラプト信号をホストに出力する。次いで、
モード制御信号ＭＣＳに応じて、リモートホストから伝
送された直列データが受信用先入れ先出しメモリ２に入
力され、アドレス発生部３からの出力により指定される
アドレスに前記直列データが記憶される。従って、前記
受信用ホールドレジスター１からインタラプト信号がホ
ストに入力されると、該ホストは前記受信用先入れ先出
しメモリ２に記憶された直列データを先入れ先出し方式
に読み取るようになる。
伝送装置の作用を説明すると、まず、直列データを受信
する場合、図示されない先入れ先出し制御レジスターか
ら出力したモード制御信号ＭＣＳにより先入れ先出しモ
ードが選択されると、図４に示した受信用ホールドレジ
スター１は、図６に示したように、スタートビット、デ
ータビット、パリティビット及びストップビットにて構
成された直列データをリモートホストから受け、設定さ
れたトリガーレベルまで記憶して、トリガーレベルに至
ると、インタラプト信号をホストに出力する。次いで、
モード制御信号ＭＣＳに応じて、リモートホストから伝
送された直列データが受信用先入れ先出しメモリ２に入
力され、アドレス発生部３からの出力により指定される
アドレスに前記直列データが記憶される。従って、前記
受信用ホールドレジスター１からインタラプト信号がホ
ストに入力されると、該ホストは前記受信用先入れ先出
しメモリ２に記憶された直列データを先入れ先出し方式
に読み取るようになる。
【０００５】また、直列データを送信する場合は、図示
されない先入れ先出し制御レジスターから出力したモー
ド制御信号ＭＣＳにより先入れ先出しモードが選択され
ると、図５に示したように、送信用ホールドレジスター
１１はホストから１６バイトの並列データを受けて設定
されたトリガーレベルまで記憶して、該トリガーレベル
に至るとインタラプト信号を送信用シフトレジスター１
４に出力する。次いで、先入れ先出し制御レジスターの
出力モード制御信号ＭＣＳに応じて、ホストから伝送さ
れた並列データが送信用先入れ先出しメモリ１２に入力
され、アドレス発生部１３から指定されるアドレスに前
記並列データが記憶される。従って、前記送信用ホール
ドレジスター１１から出力されたインタラプト信号によ
り前記シフトレジスター１４は前記送信用先入れ先出し
メモリ１２から並列データを読み取り、図６に示した直
列データに変換した後、リモートホストに伝送するよう
になる。
されない先入れ先出し制御レジスターから出力したモー
ド制御信号ＭＣＳにより先入れ先出しモードが選択され
ると、図５に示したように、送信用ホールドレジスター
１１はホストから１６バイトの並列データを受けて設定
されたトリガーレベルまで記憶して、該トリガーレベル
に至るとインタラプト信号を送信用シフトレジスター１
４に出力する。次いで、先入れ先出し制御レジスターの
出力モード制御信号ＭＣＳに応じて、ホストから伝送さ
れた並列データが送信用先入れ先出しメモリ１２に入力
され、アドレス発生部１３から指定されるアドレスに前
記並列データが記憶される。従って、前記送信用ホール
ドレジスター１１から出力されたインタラプト信号によ
り前記シフトレジスター１４は前記送信用先入れ先出し
メモリ１２から並列データを読み取り、図６に示した直
列データに変換した後、リモートホストに伝送するよう
になる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の直列データの伝送装置においては、並列デー
タを直列データに変換させて送受信を行う直列データ通
信方式を採用しているため、並列データを直接送受信す
る並列データ通信方式に比べ、データの伝送率が極めて
低いという不都合な点があった。
うな従来の直列データの伝送装置においては、並列デー
タを直列データに変換させて送受信を行う直列データ通
信方式を採用しているため、並列データを直接送受信す
る並列データ通信方式に比べ、データの伝送率が極めて
低いという不都合な点があった。
【０００７】本発明は上記の点に着目してなされたもの
で、並列データの送受信を行う並列データ通信方式と同
様な速い伝送率にて直列データの送受信を行い得る直列
データの伝送装置を提供することを目的とする。
で、並列データの送受信を行う並列データ通信方式と同
様な速い伝送率にて直列データの送受信を行い得る直列
データの伝送装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】このため本発明のうちの
請求項１に記載の発明では、直列データの伝送装置であ
って、先入れ先出しモード時にリモートホストから伝送
された直列データを記憶してインタラプト信号を出力す
る受信用ホールドレジスターと、先入れ先出しモード時
に前記リモートホストから伝送された直列データを先入
れ先出し方式で記憶する受信用先入れ先出しメモリと、
該受信用先入れ先出しメモリからの出力データの反復回
数に関する情報を読み取りカウントする反復ビットカウ
ンターと、該反復ビットカウンターのカウント信号に応
じて前記受信用先入れ先出しメモリからの同様な出力デ
ータを反復して出力する反復レジスターと、を備えた直
列データの受信装置と、先入れ先出しモード時にホスト
から伝送された並列データを記憶してインタラプト信号
を出力する送信用ホールドレジスターと、前記ホストか
ら伝送された並列データを臨時に記憶する第１臨時レジ
スターと、該第１臨時レジスターから出力する並列デー
タと以前の並列データとを比較するデータ比較部と、該
データ比較部の比較結果に応じて前記第１臨時レジスタ
ーから出力する並列データを先入れ先出し方式で記憶す
る送信用先入れ先出しメモリと、該送信用先入れ先出し
メモリから出力する並列データを記憶し前記データ比較
部の比較結果に応じて出力する第２臨時レジスターと、
前記送信用ホールドレジスターからのインタラプト信号
に応じて、前記第２臨時レジスターからの並列データを
直列データに変換して前記リモートホストに伝送する伝
送用レジスターと、を備えた直列データの送信装置と、
から構成されたことを特徴とする。
請求項１に記載の発明では、直列データの伝送装置であ
って、先入れ先出しモード時にリモートホストから伝送
された直列データを記憶してインタラプト信号を出力す
る受信用ホールドレジスターと、先入れ先出しモード時
に前記リモートホストから伝送された直列データを先入
れ先出し方式で記憶する受信用先入れ先出しメモリと、
該受信用先入れ先出しメモリからの出力データの反復回
数に関する情報を読み取りカウントする反復ビットカウ
ンターと、該反復ビットカウンターのカウント信号に応
じて前記受信用先入れ先出しメモリからの同様な出力デ
ータを反復して出力する反復レジスターと、を備えた直
列データの受信装置と、先入れ先出しモード時にホスト
から伝送された並列データを記憶してインタラプト信号
を出力する送信用ホールドレジスターと、前記ホストか
ら伝送された並列データを臨時に記憶する第１臨時レジ
スターと、該第１臨時レジスターから出力する並列デー
タと以前の並列データとを比較するデータ比較部と、該
データ比較部の比較結果に応じて前記第１臨時レジスタ
ーから出力する並列データを先入れ先出し方式で記憶す
る送信用先入れ先出しメモリと、該送信用先入れ先出し
メモリから出力する並列データを記憶し前記データ比較
部の比較結果に応じて出力する第２臨時レジスターと、
前記送信用ホールドレジスターからのインタラプト信号
に応じて、前記第２臨時レジスターからの並列データを
直列データに変換して前記リモートホストに伝送する伝
送用レジスターと、を備えた直列データの送信装置と、
から構成されたことを特徴とする。
【０００９】請求項２に記載の発明では、請求項１に記
載の発明において、前記受信用ホールドレジスターが、
先入れ先出しモード時にリモートホストから伝送された
直列データを設定されたトリガーレベルまで記憶して、
該トリガーレベルに至るとインタラプト信号を出力し、
前記受信用先入れ先出しメモリが、制御信号に基づいて
メモリのアドレスを指定するアドレス発生部を備えたこ
とを特徴とする。
載の発明において、前記受信用ホールドレジスターが、
先入れ先出しモード時にリモートホストから伝送された
直列データを設定されたトリガーレベルまで記憶して、
該トリガーレベルに至るとインタラプト信号を出力し、
前記受信用先入れ先出しメモリが、制御信号に基づいて
メモリのアドレスを指定するアドレス発生部を備えたこ
とを特徴とする。
【００１０】請求項３に記載の発明では、請求項１また
は２に記載の発明において、前記送信用ホールドレジス
ターが、先入れ先出し時にホストから伝送された並列デ
ータを受け設定されたトリガーレベルまで記憶して、該
トリガーレベルに至るとインタラプト信号を出力し、前
記送信用先入れ先出しメモリが、前記データ比較部の比
較結果及び制御信号に基づいて前記並列データを記憶さ
せるメモリのアドレスを指定するアドレス発生部を備え
たことを特徴とする。
は２に記載の発明において、前記送信用ホールドレジス
ターが、先入れ先出し時にホストから伝送された並列デ
ータを受け設定されたトリガーレベルまで記憶して、該
トリガーレベルに至るとインタラプト信号を出力し、前
記送信用先入れ先出しメモリが、前記データ比較部の比
較結果及び制御信号に基づいて前記並列データを記憶さ
せるメモリのアドレスを指定するアドレス発生部を備え
たことを特徴とする。
【００１１】請求項４に記載の発明では、請求項１〜３
のいずれか１つに記載の発明の具体的な構成として、前
記第２臨時レジスターは、前記データ比較部から出力す
る比較結果が並列データの一致を示す場合に、前記送信
用先入れ先出しメモリから同様な並列データが継続して
入力されると該同様な並列データの反復入力が終了する
まで保持されることを特徴とする。
のいずれか１つに記載の発明の具体的な構成として、前
記第２臨時レジスターは、前記データ比較部から出力す
る比較結果が並列データの一致を示す場合に、前記送信
用先入れ先出しメモリから同様な並列データが継続して
入力されると該同様な並列データの反復入力が終了する
まで保持されることを特徴とする。
【００１２】請求項５に記載の発明では、請求項１〜４
のいずれか１つに記載の発明の具体的な構成として、前
記伝送される直列データは、スタートビット、データビ
ット、パリティビット、反復ビット及びストップビット
にて構成されることを特徴とする。請求項６に記載の発
明では、請求項２に記載の発明の具体的な構成として、
前記反復ビットカウンターは、前記受信用先入れ先出し
メモリからのデータをカウントするとき、前記アドレス
発生部が継続して前記受信用先入れ先出しメモリの０バ
イトを指定するように制御し、前記カウントの動作が終
わると、前記アドレス発生部が前記受信用先入れ先出し
メモリの１バイトを指定するように制御することを特徴
とする。
のいずれか１つに記載の発明の具体的な構成として、前
記伝送される直列データは、スタートビット、データビ
ット、パリティビット、反復ビット及びストップビット
にて構成されることを特徴とする。請求項６に記載の発
明では、請求項２に記載の発明の具体的な構成として、
前記反復ビットカウンターは、前記受信用先入れ先出し
メモリからのデータをカウントするとき、前記アドレス
発生部が継続して前記受信用先入れ先出しメモリの０バ
イトを指定するように制御し、前記カウントの動作が終
わると、前記アドレス発生部が前記受信用先入れ先出し
メモリの１バイトを指定するように制御することを特徴
とする。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は、本実施形態に係る直
列データの受信装置の構成を示すブロック図である。図
１に示したように、本受信装置は、モード制御信号ＭＣ
Ｓに応じて、リモートホストから伝送された直列データ
を設定されたトリガーレベル（例えば、１バイト、４バ
イト、８バイトや１４バイト等）まで記憶して、トリガ
ーレベルに至るとインタラプト信号を出力する受信用ホ
ールドレジスター１０と、モード制御信号ＭＣＳに応じ
て、リモートホストから伝送された直列データを記憶す
る受信用先入れ先出しメモリ２０と、該受信用先入れ先
出しメモリ２０のアドレスを制御信号ＣＳにより指定す
るアドレス発生部３０と、受信用先入れ先出しメモリ２
０からの出力データの反復回数に関する情報が記憶され
た、例えば、８ビットから１０ビットまでのデータを読
み取り、該読み取ったデータだけをカウントする反復ビ
ットカウンター４０と、該反復ビットカウンター４０か
らカウント信号が印加すると、受信用先入れ先出しメモ
リ２０から出力したデータ中の同様なデータをカウント
信号に応じて反復して出力する反復レジスター５０と、
を備えている。
て図面を用いて説明する。図１は、本実施形態に係る直
列データの受信装置の構成を示すブロック図である。図
１に示したように、本受信装置は、モード制御信号ＭＣ
Ｓに応じて、リモートホストから伝送された直列データ
を設定されたトリガーレベル（例えば、１バイト、４バ
イト、８バイトや１４バイト等）まで記憶して、トリガ
ーレベルに至るとインタラプト信号を出力する受信用ホ
ールドレジスター１０と、モード制御信号ＭＣＳに応じ
て、リモートホストから伝送された直列データを記憶す
る受信用先入れ先出しメモリ２０と、該受信用先入れ先
出しメモリ２０のアドレスを制御信号ＣＳにより指定す
るアドレス発生部３０と、受信用先入れ先出しメモリ２
０からの出力データの反復回数に関する情報が記憶され
た、例えば、８ビットから１０ビットまでのデータを読
み取り、該読み取ったデータだけをカウントする反復ビ
ットカウンター４０と、該反復ビットカウンター４０か
らカウント信号が印加すると、受信用先入れ先出しメモ
リ２０から出力したデータ中の同様なデータをカウント
信号に応じて反復して出力する反復レジスター５０と、
を備えている。
【００１４】また、図２は、本実施形態に係る直列デー
タの送信装置の構成を示すブロック図である。図２に示
したように、本送信装置は、モード制御信号ＭＣＳに応
じて、ホストから伝送された並列データを受けて設定さ
れたトリガーレベル（例えば、１バイト、４バイト、８
バイトや１４バイト等）まで記憶して、トリガーレベル
に至るとインタラプト信号を出力する送信用ホールドレ
ジスター６０と、ホストから伝送された並列データを臨
時に記憶する第１臨時レジスター７０と、該第１臨時レ
ジスターから出力した並列データを順次受け、以前に受
けた並列データと現在の並列データとを比較するデータ
比較部８０と、該データ比較部８０から出力した比較信
号に基づいて、第１臨時レジスター７０から出力した並
列データを先入れ先出しで記憶する送信用先入れ先出し
メモリ９０と、データ比較部８０の比較信号及び制御信
号ＣＳにより送信用先入れ先出しメモリ９０に先入れ先
出しアドレスを指定するアドレス発生部１００と、送信
用先入れ先出しメモリ９０から出力した並列データを臨
時に記憶し、データ比較部８０からの比較信号に応じて
記憶したデータを出力する第２臨時レジスター１１０
と、送信用ホールドレジスター６０から出力したインタ
ラプト信号に応じて、第２臨時レジスター１１０から出
力した並列データを直列データに変換してリモートホス
トへ伝送する送信用シフトレジスター１２０と、を備え
ている。
タの送信装置の構成を示すブロック図である。図２に示
したように、本送信装置は、モード制御信号ＭＣＳに応
じて、ホストから伝送された並列データを受けて設定さ
れたトリガーレベル（例えば、１バイト、４バイト、８
バイトや１４バイト等）まで記憶して、トリガーレベル
に至るとインタラプト信号を出力する送信用ホールドレ
ジスター６０と、ホストから伝送された並列データを臨
時に記憶する第１臨時レジスター７０と、該第１臨時レ
ジスターから出力した並列データを順次受け、以前に受
けた並列データと現在の並列データとを比較するデータ
比較部８０と、該データ比較部８０から出力した比較信
号に基づいて、第１臨時レジスター７０から出力した並
列データを先入れ先出しで記憶する送信用先入れ先出し
メモリ９０と、データ比較部８０の比較信号及び制御信
号ＣＳにより送信用先入れ先出しメモリ９０に先入れ先
出しアドレスを指定するアドレス発生部１００と、送信
用先入れ先出しメモリ９０から出力した並列データを臨
時に記憶し、データ比較部８０からの比較信号に応じて
記憶したデータを出力する第２臨時レジスター１１０
と、送信用ホールドレジスター６０から出力したインタ
ラプト信号に応じて、第２臨時レジスター１１０から出
力した並列データを直列データに変換してリモートホス
トへ伝送する送信用シフトレジスター１２０と、を備え
ている。
【００１５】次に、このように構成された本発明に係る
直列データの伝送装置の作用を説明する。まず、直列デ
ータを受信する場合において、図示されない先入れ先出
し制御レジスターから出力したモード制御信号ＭＣＳに
より先入れ先出しモードが選択されると、図１に示した
受信用ホールドレジスター１０及び受信用先入れ先出し
メモリ２０が動作される。この場合、受信用ホールドレ
ジスター１０には、図３に示したようなスタートビッ
ト、データビット、パリティビット、反復ビット及びス
トップビットにて構成された直列データがリモートホス
トから入力される。受信用ホールドレジスター１０は、
入力された直列データを設定されたトリガーレベルまで
記憶して、該設定されたトリガーレベルに至ると、イン
タラプト信号をホストに出力する。次いで、先入れ先出
しメモリ２０は、モード制御信号ＭＣＳに応じて、リモ
ートホストから伝送された直列データを受け、アドレス
発生部３０により指定されたアドレスに伝送された直列
データを順次記憶する。
直列データの伝送装置の作用を説明する。まず、直列デ
ータを受信する場合において、図示されない先入れ先出
し制御レジスターから出力したモード制御信号ＭＣＳに
より先入れ先出しモードが選択されると、図１に示した
受信用ホールドレジスター１０及び受信用先入れ先出し
メモリ２０が動作される。この場合、受信用ホールドレ
ジスター１０には、図３に示したようなスタートビッ
ト、データビット、パリティビット、反復ビット及びス
トップビットにて構成された直列データがリモートホス
トから入力される。受信用ホールドレジスター１０は、
入力された直列データを設定されたトリガーレベルまで
記憶して、該設定されたトリガーレベルに至ると、イン
タラプト信号をホストに出力する。次いで、先入れ先出
しメモリ２０は、モード制御信号ＭＣＳに応じて、リモ
ートホストから伝送された直列データを受け、アドレス
発生部３０により指定されたアドレスに伝送された直列
データを順次記憶する。
【００１６】次いで、受信用先入れ先出しメモリ２０か
ら出力されたデータは、反復レジスター５０及び反復ビ
ットカウンター４０に入力される。反復ビットカウンタ
ー４０は、受信用先入れ先出しメモリ２０から出力し
た、例えば、１１ビットのデータ中の８ビット〜１０ビ
ットのデータを読み取り、該読み取ったデータ値だけを
カウントして反復レジスター５０に出力する。反復レジ
スター５０は、反復ビットカウンター４０からのカウン
ト信号に応じて、同様なデータをホストに出力する。即
ち、受信用先入れ先出しメモリ２０からのデータ中の読
み取った８ビット〜１０ビットのデータ値が、例えば、
７（十進数）であると、反復カウンター４０は、７回を
カウントし、アドレス発生部３０が受信用先入れ先出し
メモリ２０の０バイトを継続して指示するようにさせ
る。反復レジスター５０は、反復ビットカウンター４０
の７回のカウント動作中、以前と同様なデータをホスト
に出力する。次いで、該７回のカウントが終わると、反
復ビットカウンター４０は、アドレス発生部３０を制御
して受信用先入れ先出しメモリ２０の１バイトを指示さ
せ、反復レジスター５０は正常に動作して、受信用先入
れ先出しメモリ２０から出力したデータをホストに出力
する。
ら出力されたデータは、反復レジスター５０及び反復ビ
ットカウンター４０に入力される。反復ビットカウンタ
ー４０は、受信用先入れ先出しメモリ２０から出力し
た、例えば、１１ビットのデータ中の８ビット〜１０ビ
ットのデータを読み取り、該読み取ったデータ値だけを
カウントして反復レジスター５０に出力する。反復レジ
スター５０は、反復ビットカウンター４０からのカウン
ト信号に応じて、同様なデータをホストに出力する。即
ち、受信用先入れ先出しメモリ２０からのデータ中の読
み取った８ビット〜１０ビットのデータ値が、例えば、
７（十進数）であると、反復カウンター４０は、７回を
カウントし、アドレス発生部３０が受信用先入れ先出し
メモリ２０の０バイトを継続して指示するようにさせ
る。反復レジスター５０は、反復ビットカウンター４０
の７回のカウント動作中、以前と同様なデータをホスト
に出力する。次いで、該７回のカウントが終わると、反
復ビットカウンター４０は、アドレス発生部３０を制御
して受信用先入れ先出しメモリ２０の１バイトを指示さ
せ、反復レジスター５０は正常に動作して、受信用先入
れ先出しメモリ２０から出力したデータをホストに出力
する。
【００１７】また、データを送信する場合においては、
図示されない先入れ先出し制御レジスターから出力した
モード制御信号ＭＣＳにより先入れ先出しモードが選択
されると、図２に示したように、ホストから伝送された
並列データが送信用ホールドレジスター６０に入力され
る。送信用ホールドレジスター６０は、入力された並列
データを設定されたトリガーレベルまで記憶して、該設
定されたトリガーレベルに至るとインタラプト信号を送
信用シフトレジスター１２０に出力する。次いで、ホス
トから伝送された並列データは、第１臨時レジスター７
０を経て送信用先入れ先出しメモリ９０に入力されて、
アドレス発生部１００からのアドレス信号により指定さ
れた送信用先入れ先出しメモリ９０のアドレスに記憶さ
れ、第２臨時レジスター１１０を経て送信用シフトレジ
スター１２０に出力される。次いで、送信用シフトレジ
スター１２０は、第２臨時レジスター１１０から入力さ
れた並列データを送信用ホールドレジスター６０から出
力したインタラプト信号に応じて図３に示した構成の直
列データに変換して、リモートホストに伝送する。この
場合に、第１臨時レジスター７０を経たホストからの並
列データは、データ比較部８０に入力され、データ比較
部８０で以前の並列データと現在の並列データとが比較
されて、該比較結果が送信用先入れ先出しメモリ９０、
アドレス発生部１００及び第２臨時レジスター１１０に
それぞれ出力される。そして、比較結果が同様なデータ
であると、アドレス発生部１００はデータ比較部８０の
比較信号に応じて以前と同様なアドレスを発生し、送信
用先入れ先出しメモリ９０に同様な並列データの回数を
示すデータを８ビット〜１０ビット間に記憶させる（こ
こでは最大７回）。送信用先入れ先出しメモリ９０から
同様な並列データが継続して第２臨時レジスター１１０
に印加すると、第２臨時レジスター１１０は該同様な並
列データの反復入力が終わるまでデータ出力が保持さ
れ、異なる他のデータが入力されるとそれら保持された
データを送信用シフトレジスター１２０を通ってリモー
トホストに伝送する。
図示されない先入れ先出し制御レジスターから出力した
モード制御信号ＭＣＳにより先入れ先出しモードが選択
されると、図２に示したように、ホストから伝送された
並列データが送信用ホールドレジスター６０に入力され
る。送信用ホールドレジスター６０は、入力された並列
データを設定されたトリガーレベルまで記憶して、該設
定されたトリガーレベルに至るとインタラプト信号を送
信用シフトレジスター１２０に出力する。次いで、ホス
トから伝送された並列データは、第１臨時レジスター７
０を経て送信用先入れ先出しメモリ９０に入力されて、
アドレス発生部１００からのアドレス信号により指定さ
れた送信用先入れ先出しメモリ９０のアドレスに記憶さ
れ、第２臨時レジスター１１０を経て送信用シフトレジ
スター１２０に出力される。次いで、送信用シフトレジ
スター１２０は、第２臨時レジスター１１０から入力さ
れた並列データを送信用ホールドレジスター６０から出
力したインタラプト信号に応じて図３に示した構成の直
列データに変換して、リモートホストに伝送する。この
場合に、第１臨時レジスター７０を経たホストからの並
列データは、データ比較部８０に入力され、データ比較
部８０で以前の並列データと現在の並列データとが比較
されて、該比較結果が送信用先入れ先出しメモリ９０、
アドレス発生部１００及び第２臨時レジスター１１０に
それぞれ出力される。そして、比較結果が同様なデータ
であると、アドレス発生部１００はデータ比較部８０の
比較信号に応じて以前と同様なアドレスを発生し、送信
用先入れ先出しメモリ９０に同様な並列データの回数を
示すデータを８ビット〜１０ビット間に記憶させる（こ
こでは最大７回）。送信用先入れ先出しメモリ９０から
同様な並列データが継続して第２臨時レジスター１１０
に印加すると、第２臨時レジスター１１０は該同様な並
列データの反復入力が終わるまでデータ出力が保持さ
れ、異なる他のデータが入力されるとそれら保持された
データを送信用シフトレジスター１２０を通ってリモー
トホストに伝送する。
【００１８】
【発明の効果】以上説明したように本発明に係る直列デ
ータの伝送装置においては、反復レジスター及び反復ビ
ットカウンターと、データ比較部及び第１、２臨時レジ
スターと、を備え、直列データの伝送時に反復される同
じ直列データを圧縮して伝送するようになっているた
め、データの伝送率を向上させることができ、モデムま
たは他の直列データ通信方式等に適用し得るという効果
がある。
ータの伝送装置においては、反復レジスター及び反復ビ
ットカウンターと、データ比較部及び第１、２臨時レジ
スターと、を備え、直列データの伝送時に反復される同
じ直列データを圧縮して伝送するようになっているた
め、データの伝送率を向上させることができ、モデムま
たは他の直列データ通信方式等に適用し得るという効果
がある。
【図１】本発明の実施形態に係る直列データの受信装置
の構成を示したブロック図である。
の構成を示したブロック図である。
【図２】同上実施形態に係る直列データの送信装置の構
成を示したブロック図である。
成を示したブロック図である。
【図３】同上実施形態に係る非同期直列データの構成表
示図である。
示図である。
【図４】従来の直列データの受信装置の構成を示したブ
ロック図である。
ロック図である。
【図５】従来の直列データの送信装置の構成を示したブ
ロック図である。
ロック図である。
【図６】従来の非同期直列データの構成表示図である。
１０ 受信用ホールドレジスター ２０ 受信用先入れ先出しメモリ ３０、１００ アドレス発生部 ４０ 反復ビットカウンター ５０ 反復レジスター ６０ 送信用ホールドレジスター ７０ 第１臨時レジスター ８０ データ比較部 ９０ 送信用先入れ先出しメモリ １１０ 第２臨時レジスター １２０ 送信用シフトレジスター
Claims (6)
- 【請求項１】直列データの伝送装置であって、 先入れ先出しモード時にリモートホストから伝送された
直列データを記憶してインタラプト信号を出力する受信
用ホールドレジスターと、先入れ先出しモード時に前記
リモートホストから伝送された直列データを先入れ先出
し方式で記憶する受信用先入れ先出しメモリと、該受信
用先入れ先出しメモリからの出力データの反復回数に関
する情報を読み取りカウントする反復ビットカウンター
と、該反復ビットカウンターのカウント信号に応じて前
記受信用先入れ先出しメモリからの同様な出力データを
反復して出力する反復レジスターと、を備えた直列デー
タの受信装置と、 先入れ先出しモード時にホストから伝送された並列デー
タを記憶してインタラプト信号を出力する送信用ホール
ドレジスターと、前記ホストから伝送された並列データ
を臨時に記憶する第１臨時レジスターと、該第１臨時レ
ジスターから出力する並列データと以前の並列データと
を比較するデータ比較部と、該データ比較部の比較結果
に応じて前記第１臨時レジスターから出力する並列デー
タを先入れ先出し方式で記憶する送信用先入れ先出しメ
モリと、該送信用先入れ先出しメモリから出力する並列
データを記憶し前記データ比較部の比較結果に応じて出
力する第２臨時レジスターと、前記送信用ホールドレジ
スターからのインタラプト信号に応じて、前記第２臨時
レジスターからの並列データを直列データに変換して前
記リモートホストに伝送する伝送用レジスターと、を備
えた直列データの送信装置と、 から構成されたことを特徴とする直列データの伝送装
置。 - 【請求項２】前記受信用ホールドレジスターが、先入れ
先出しモード時にリモートホストから伝送された直列デ
ータを設定されたトリガーレベルまで記憶して、該トリ
ガーレベルに至るとインタラプト信号を出力し、前記受
信用先入れ先出しメモリが、制御信号に基づいてメモリ
のアドレスを指定するアドレス発生部を備えたことを特
徴とする請求項１記載の直列データの伝送装置。 - 【請求項３】前記送信用ホールドレジスターが、先入れ
先出し時にホストから伝送された並列データを受け設定
されたトリガーレベルまで記憶して、該トリガーレベル
に至るとインタラプト信号を出力し、前記送信用先入れ
先出しメモリが、前記データ比較部の比較結果及び制御
信号に基づいて前記並列データを記憶させるメモリのア
ドレスを指定するアドレス発生部を備えたことを特徴と
する請求項１または２記載の直列データの伝送装置。 - 【請求項４】前記第２臨時レジスターは、前記データ比
較部から出力する比較結果が並列データの一致を示す場
合に、前記送信用先入れ先出しメモリから同様な並列デ
ータが継続して入力されると該同様な並列データの反復
入力が終了するまで保持されることを特徴とする請求項
１〜３のいずれか１つに記載の直列データの伝送装置。 - 【請求項５】前記伝送される直列データは、スタートビ
ット、データビット、パリティビット、反復ビット及び
ストップビットにて構成されることを特徴とする請求項
１〜４のいずれか１つに記載の直列データの伝送装置。 - 【請求項６】前記反復ビットカウンターは、前記受信用
先入れ先出しメモリからのデータをカウントするとき、
前記アドレス発生部が継続して前記受信用先入れ先出し
メモリの０バイトを指定するように制御し、前記カウン
トの動作が終わると、前記アドレス発生部が前記受信用
先入れ先出しメモリの１バイトを指定するように制御す
ることを特徴とする請求項２記載の直列データの伝送装
置。
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|---|---|---|---|
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| KR34268/1995 | 1995-10-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116439A true JPH09116439A (ja) | 1997-05-02 |
| JP3028289B2 JP3028289B2 (ja) | 2000-04-04 |
Family
ID=19429419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8191690A Expired - Fee Related JP3028289B2 (ja) | 1995-10-06 | 1996-07-22 | 直列データの伝送装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP3028289B2 (ja) |
| KR (1) | KR0167259B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6760799B1 (en) | 1999-09-30 | 2004-07-06 | Intel Corporation | Reduced networking interrupts |
| US6901471B2 (en) * | 2001-03-01 | 2005-05-31 | Synopsys, Inc. | Transceiver macrocell architecture allowing upstream and downstream operation |
| US20020140818A1 (en) * | 2001-04-02 | 2002-10-03 | Pelco | System and method for generating raster video test patterns |
| US7103038B1 (en) | 2001-07-02 | 2006-09-05 | Juniper Networks, Inc. | Systems and methods for converting a P packet/cycle datapath to a Q packet/cycle datapath |
| DE10214123B4 (de) * | 2002-03-28 | 2015-10-15 | Infineon Technologies Ag | Register zur Parallel-Seriell-Wandlung von Daten |
| JP4267288B2 (ja) * | 2002-10-10 | 2009-05-27 | カルソニックカンセイ株式会社 | アクチュエータ作動制御装置 |
| TWI261174B (en) * | 2004-04-02 | 2006-09-01 | Jtek Technology Corp | Universal serial bus (USB) physical layer apparatus and its method |
| KR20190074890A (ko) * | 2017-12-20 | 2019-06-28 | 에스케이하이닉스 주식회사 | 메모리 컨트롤러 및 그 동작 방법 |
Citations (3)
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| JPH0323720A (ja) * | 1989-06-21 | 1991-01-31 | Fujitsu Ltd | 可変長符号化及び復号化方式 |
| JPH04332035A (ja) * | 1991-05-07 | 1992-11-19 | Nec Corp | データ圧縮装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3936808A (en) * | 1974-09-03 | 1976-02-03 | Ultronic Systems Corporation | Data storage and processing apparatus including processing of repeat character sequences |
| US4071887A (en) * | 1975-10-30 | 1978-01-31 | Motorola, Inc. | Synchronous serial data adaptor |
| US4312074A (en) * | 1980-02-07 | 1982-01-19 | Motorola, Inc. | Method and apparatus for detecting a data signal including repeated data words |
| US5434568A (en) * | 1985-01-10 | 1995-07-18 | Moll; Edward W. | Data compression by removing repetition and unnecessary information |
| US5151903A (en) * | 1989-09-28 | 1992-09-29 | Texas Instruments Incorporated | High efficiency pattern sequence controller for automatic test equipment |
-
1995
- 1995-10-06 KR KR1019950034268A patent/KR0167259B1/ko not_active IP Right Cessation
-
1996
- 1996-07-22 JP JP8191690A patent/JP3028289B2/ja not_active Expired - Fee Related
- 1996-10-02 TW TW085112002A patent/TW351888B/zh not_active IP Right Cessation
- 1996-10-03 US US08/720,869 patent/US5768630A/en not_active Expired - Lifetime
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| JPH04332035A (ja) * | 1991-05-07 | 1992-11-19 | Nec Corp | データ圧縮装置 |
Also Published As
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| TW351888B (en) | 1999-02-01 |
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| US5768630A (en) | 1998-06-16 |
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