JPH03198544A - パリティ計数回路 - Google Patents
パリティ計数回路Info
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- JPH03198544A JPH03198544A JP1339116A JP33911689A JPH03198544A JP H03198544 A JPH03198544 A JP H03198544A JP 1339116 A JP1339116 A JP 1339116A JP 33911689 A JP33911689 A JP 33911689A JP H03198544 A JPH03198544 A JP H03198544A
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- JP
- Japan
- Prior art keywords
- parity
- memory
- data
- frame
- parity count
- Prior art date
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- Pending
Links
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル伝送網における回線終端技術に関し
、特に多重化された伝送信号のパリティ監視を行う場合
に有効な回路に関する。
、特に多重化された伝送信号のパリティ監視を行う場合
に有効な回路に関する。
従来、ディジタル伝送信号において、１フレーム内にＮ
ビットのチャネル単位に多重化された信号についてチャ
ネル単位のパリティ計数を行う場合、第４図に示す回路
が用いられている。即ち、同図において、シリアルで転
送されてきた信号をＮビットのパラレル信号に変換する
シリアル・パラレル変換器１１と、Ｎビットのパラレル
信号の奇数又は偶数パリティ計数を行うパリティ計数器
１２とで構成されている。
ビットのチャネル単位に多重化された信号についてチャ
ネル単位のパリティ計数を行う場合、第４図に示す回路
が用いられている。即ち、同図において、シリアルで転
送されてきた信号をＮビットのパラレル信号に変換する
シリアル・パラレル変換器１１と、Ｎビットのパラレル
信号の奇数又は偶数パリティ計数を行うパリティ計数器
１２とで構成されている。
この構成によれば、シリアルに転送されてきたディジタ
ルデータ信号列は、シリアル・パラレル変換器１１に入
力され、Ｎビットのパラレル信号に変換される。次いで
、この変換された信号はパリティ計数器１２に入力され
、Ｎビット単位にＮビット中の１”のビット数を計数す
る。そして、奇数パリティの場合には、“１″のビット
数が奇数の場合“１”を出力し、偶数の場合“°０′′
を出力する。また、偶数パリティの場合には、°“１”
のビット数が偶数の場合“１″°を出力し、奇数の場合
ｒｒ ＯＩ＋を出力する。このパリティ計数値と、先の
データ信号に多重化されて送信先から送られてくるＮビ
ット単位のパリティ計数値とを比較することにより、伝
送路におけるピント誤りを検出することができる。
ルデータ信号列は、シリアル・パラレル変換器１１に入
力され、Ｎビットのパラレル信号に変換される。次いで
、この変換された信号はパリティ計数器１２に入力され
、Ｎビット単位にＮビット中の１”のビット数を計数す
る。そして、奇数パリティの場合には、“１″のビット
数が奇数の場合“１”を出力し、偶数の場合“°０′′
を出力する。また、偶数パリティの場合には、°“１”
のビット数が偶数の場合“１″°を出力し、奇数の場合
ｒｒ ＯＩ＋を出力する。このパリティ計数値と、先の
データ信号に多重化されて送信先から送られてくるＮビ
ット単位のパリティ計数値とを比較することにより、伝
送路におけるピント誤りを検出することができる。
（発明が解決しようとする課題）
上述した従来のパリティ計数回路では、パリティ計数値
を直ちに出力するため、Ｉフレーム単位でしかパリティ
チエツクを行うことができないという問題がある。この
ため、フレーム単位に多重化された信号列において、Ｎ
ビットのチャネル単位にパリティ計数を行うときには、
フレーム単位にパリティ計数値を蓄積する必要があり、
従来の回路ではこれに対応することができない。
を直ちに出力するため、Ｉフレーム単位でしかパリティ
チエツクを行うことができないという問題がある。この
ため、フレーム単位に多重化された信号列において、Ｎ
ビットのチャネル単位にパリティ計数を行うときには、
フレーム単位にパリティ計数値を蓄積する必要があり、
従来の回路ではこれに対応することができない。
本発明の目的は、複数フレームにわたってパリティ計数
結果を得ることを可能にしたパリティ計数回路を提供す
ることにある。
結果を得ることを可能にしたパリティ計数回路を提供す
ることにある。
本発明のパリティ計数回路は、Ｎビット単位のチャネル
で構成されるフレームを多重化した信号列を各チャネル
単位のパラレルデータに変換する第１のシリアル・パラ
レル変換器と、各チャネル単位でパリティ計数を行うパ
リティ計数器と、各チャネルのパリティ計数値をフレー
ム単位に並べる第２のシリアル・パラレル変換器と、こ
のフレーム単位のパリティ計数値をそれぞれチャネル単
位で所要のアドレスに記憶するメモリと、この記憶され
たパリティ計数値に対応する次のフレームにおいて計数
されたパリティ計数値と記憶されたパリティ計数値との
論理和を取って前記メモリに記憶させる論理和回路とを
備えている。
で構成されるフレームを多重化した信号列を各チャネル
単位のパラレルデータに変換する第１のシリアル・パラ
レル変換器と、各チャネル単位でパリティ計数を行うパ
リティ計数器と、各チャネルのパリティ計数値をフレー
ム単位に並べる第２のシリアル・パラレル変換器と、こ
のフレーム単位のパリティ計数値をそれぞれチャネル単
位で所要のアドレスに記憶するメモリと、この記憶され
たパリティ計数値に対応する次のフレームにおいて計数
されたパリティ計数値と記憶されたパリティ計数値との
論理和を取って前記メモリに記憶させる論理和回路とを
備えている。
［作用］
この構成では、１フレーム内のＮビットのチャネル単位
でパリティ計数を行い、かつこの計数値をフレーム単位
に並べて順次論理和を取ってメモリに記憶することで、
各チャネル単位のパリティ値を複数のフレーム単位に蓄
積することが可能となる。
でパリティ計数を行い、かつこの計数値をフレーム単位
に並べて順次論理和を取ってメモリに記憶することで、
各チャネル単位のパリティ値を複数のフレーム単位に蓄
積することが可能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
図において、１はシリアルで転送されてきた信号をＮビ
ットのチャネル毎のパラレル信号に変換する第１のシリ
アル・パラレル変換器、２はＮビットのパラレル信号の
奇数又は偶数パリティ計数を行うパリティ計数器２であ
る。このパリティ計数器２には、チャネル毎のパリティ
計数データを１フレ一ム単位に束ねてパラレルデータと
するための第２のシリアル・パラレル変換器３を接続し
、更に１フレ一ム分のパリティデータを一時保持するた
めのラッチ回路４を接続している。更に、後述するメモ
リ７から読出した１フレーム前のパリティ計数値と今回
計数した値との積算を行うための論理和回路５と、積算
したパリティ計数値をメモリの同一アドレスに書き込む
ために１クロック分遅らせるためのフリップフロップ回
路６とを接続し、このフリップフロップ回路６を介して
フレーム毎のＮビットチャネルパリティ計数値をストア
するための記憶回路（メモリ）７を接続している。この
メモリ７には、マルチフレームに対応してメモリのアド
レスをセットするためのアドレスカウンタ８を有してい
る。
ットのチャネル毎のパラレル信号に変換する第１のシリ
アル・パラレル変換器、２はＮビットのパラレル信号の
奇数又は偶数パリティ計数を行うパリティ計数器２であ
る。このパリティ計数器２には、チャネル毎のパリティ
計数データを１フレ一ム単位に束ねてパラレルデータと
するための第２のシリアル・パラレル変換器３を接続し
、更に１フレ一ム分のパリティデータを一時保持するた
めのラッチ回路４を接続している。更に、後述するメモ
リ７から読出した１フレーム前のパリティ計数値と今回
計数した値との積算を行うための論理和回路５と、積算
したパリティ計数値をメモリの同一アドレスに書き込む
ために１クロック分遅らせるためのフリップフロップ回
路６とを接続し、このフリップフロップ回路６を介して
フレーム毎のＮビットチャネルパリティ計数値をストア
するための記憶回路（メモリ）７を接続している。この
メモリ７には、マルチフレームに対応してメモリのアド
レスをセットするためのアドレスカウンタ８を有してい
る。
一方、前記フリップフロップ回路６にはクロックを入力
して動作するようにし、またこのクロックは２分周器９
を介して前記メモリ７とアドレスカウンタ８に入力して
動作するように構成している。
して動作するようにし、またこのクロックは２分周器９
を介して前記メモリ７とアドレスカウンタ８に入力して
動作するように構成している。
次に回路動作を、第２図のデータ信号フレームフォーマ
ット及び第３図の動作タイミング図を用いて説明する。
ット及び第３図の動作タイミング図を用いて説明する。
第２図に示すように、データ信号がフレーム・単位に多
重化された形でフレーム番号に従って入力されてくるも
のとする。ここでは１フレームは１５ビツトで、５以上
の複数フレームからなるマルチフレームとして構成され
ている。このデータ信号について、同一フレーム番号の
同一チャネルについてパリティ計数の総和を求める。
重化された形でフレーム番号に従って入力されてくるも
のとする。ここでは１フレームは１５ビツトで、５以上
の複数フレームからなるマルチフレームとして構成され
ている。このデータ信号について、同一フレーム番号の
同一チャネルについてパリティ計数の総和を求める。
先ず、パリティ計数を始めるタイミングで、メモリ７に
格納されているデータをクリアする。
格納されているデータをクリアする。
シリアルに転送されてきたデジタルデータ信号列は、第
１のシリアル・パラレル変換器１に入力され、Ｎビット
のチャネル単位のパラレル信号に変換される。次に、こ
の信号はパリティ計数器２に入力され、チャネル単位で
Ｎビット中のｌ゛のビット数を計数する。そして、奇数
パリティの場合には、°゛１°°のビット数が奇数の場
合“ｌ゛。
１のシリアル・パラレル変換器１に入力され、Ｎビット
のチャネル単位のパラレル信号に変換される。次に、こ
の信号はパリティ計数器２に入力され、チャネル単位で
Ｎビット中のｌ゛のビット数を計数する。そして、奇数
パリティの場合には、°゛１°°のビット数が奇数の場
合“ｌ゛。
を出力し、偶数の場合“０″°を出力する。また、偶数
パリティの場合には、“１°゛のビット数が偶数の場合
“１°゛を出力し、奇数の場合“°０“を出力する。
パリティの場合には、“１°゛のビット数が偶数の場合
“１°゛を出力し、奇数の場合“°０“を出力する。
出力されたパリティ計数データは、第２のシリアル・パ
ラレル変換器３に入力され、ここで１フレ一ム単位のパ
ラレルデータ（この実施例の場合、１５ビット単位）に
並べられ、かつフレーム単位に束ねられた上で出力され
る。このデータは、ラッチ回路４にて一旦保持される。
ラレル変換器３に入力され、ここで１フレ一ム単位のパ
ラレルデータ（この実施例の場合、１５ビット単位）に
並べられ、かつフレーム単位に束ねられた上で出力され
る。このデータは、ラッチ回路４にて一旦保持される。
そして、論理和回路５．フリップフロップ回路６を通し
て１フレ一ム分のパリティ計数データが各チャネル単位
でメモリ７に記憶される。
て１フレ一ム分のパリティ計数データが各チャネル単位
でメモリ７に記憶される。
同様にして、次のフレームに対してもパリティ計数が行
われる。そして、この次の１フレ一ム分のパリティ計数
データは、ラッチ回路４において一旦保持された後、今
度はメモリ７から読み出された先の（１つ前の）同一フ
レーム番号同一チャネル番号のパリティ計数データと論
理和回路５において論理和が取られる。
われる。そして、この次の１フレ一ム分のパリティ計数
データは、ラッチ回路４において一旦保持された後、今
度はメモリ７から読み出された先の（１つ前の）同一フ
レーム番号同一チャネル番号のパリティ計数データと論
理和回路５において論理和が取られる。
この論理和が取られて積算されたデータは、第３図に示
すタイミング図のように、２分周器９によって分周され
たクロックを使用するフリップフロップ回路６によって
１クロック遅れさせた後に、先にメモリ７から読み出さ
れたのと同じアドレスに格納して、メモリ７に書き込む
。
すタイミング図のように、２分周器９によって分周され
たクロックを使用するフリップフロップ回路６によって
１クロック遅れさせた後に、先にメモリ７から読み出さ
れたのと同じアドレスに格納して、メモリ７に書き込む
。
これにより、第３図のように、同一フレーム番号同一チ
ャネルのパリティ計数データは、メモリ７内の同一アド
レスに、フレーム単位に積算されたデータとして書き込
まれていく。
ャネルのパリティ計数データは、メモリ７内の同一アド
レスに、フレーム単位に積算されたデータとして書き込
まれていく。
このメモリ７に対する読み出し、書き込みによる動作を
繰り返すことにより、メモリをクリアしてから入力され
た信号列の、チャネル単位のパリティ計数値をメモリ７
に蓄積することができる。
繰り返すことにより、メモリをクリアしてから入力され
た信号列の、チャネル単位のパリティ計数値をメモリ７
に蓄積することができる。
メモリ７の出力端子は外部出力につながっており、メモ
リ７のクリアの前のタイミングでデータを外部に送出す
る。
リ７のクリアの前のタイミングでデータを外部に送出す
る。
以上説明したように本発明は、同一フレーム番号同一チ
ャネル番号のパリティ計数値を順次メモリに積算するの
で、複数フレームにわたって全体的なパリティ計数結果
を出す場合にも、必要なタイミングでメモリから取り出
すことができる。また、全体のパリティ計数結果と、伝
送されてきた信号列に多重化された送信先のパリティ計
数情報とを比較することにより、伝送路におけるビット
誤りを検出することができる。
ャネル番号のパリティ計数値を順次メモリに積算するの
で、複数フレームにわたって全体的なパリティ計数結果
を出す場合にも、必要なタイミングでメモリから取り出
すことができる。また、全体のパリティ計数結果と、伝
送されてきた信号列に多重化された送信先のパリティ計
数情報とを比較することにより、伝送路におけるビット
誤りを検出することができる。
第１図は本発明のパリティ計数回路のブロック図、第２
図は本発明のパリティ計数回路に入力されるデータ信号
のフレームフォーマット、第３図は本発明のパリティ計
数回路の動作タイミング図、第４図は従来のパリティ計
数回路のブロック図である。 ■・・・第１のシリアル・パラレル変換器、２・・・パ
リティ計数器、３・・・第２のシリアル・パラレル変換
器、４・・・ラッチ回路、５・・・論理和回路、６・・
・フリップフロップ回路、７・・・記憶回路（メモリ）
、８・・・アドレスカウンタ、９・・・２分周器、１１
・・・シリアル・パラレル変換器、１２・・・パリティ
計数器。
図は本発明のパリティ計数回路に入力されるデータ信号
のフレームフォーマット、第３図は本発明のパリティ計
数回路の動作タイミング図、第４図は従来のパリティ計
数回路のブロック図である。 ■・・・第１のシリアル・パラレル変換器、２・・・パ
リティ計数器、３・・・第２のシリアル・パラレル変換
器、４・・・ラッチ回路、５・・・論理和回路、６・・
・フリップフロップ回路、７・・・記憶回路（メモリ）
、８・・・アドレスカウンタ、９・・・２分周器、１１
・・・シリアル・パラレル変換器、１２・・・パリティ
計数器。
Claims (1)
- １、Ｎビット（Ｎは任意の正の整数）単位のチャネルで
構成されるフレームを多重化した信号列を各チャネル単
位のパラレルデータに変換する第１のシリアル・パラレ
ル変換器と、各チャネル単位でパリテイ計数を行うパリ
テイ計数器と、各チャネルのパリテイ計数値をフレーム
単位に並べる第２のシリアル・パラレル変換器と、この
フレーム単位のパリテイ計数値をそれぞれチャネル毎に
所要のアドレスに記憶するメモリと、この記憶されたパ
リテイ計数値に対応する次のフレームにおいて計数され
たパリテイ計数値と記憶されたパリテイ計数値との論理
和を取って前記メモリに記憶させる論理和回路とを備え
ることを特徴とするパリテイ計数回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339116A JPH03198544A (ja) | 1989-12-27 | 1989-12-27 | パリティ計数回路 |
| US08/185,312 US5357531A (en) | 1989-12-27 | 1994-01-21 | Multiframe channel parity counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339116A JPH03198544A (ja) | 1989-12-27 | 1989-12-27 | パリティ計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03198544A true JPH03198544A (ja) | 1991-08-29 |
Family
ID=18324406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339116A Pending JPH03198544A (ja) | 1989-12-27 | 1989-12-27 | パリティ計数回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5357531A (ja) |
| JP (1) | JPH03198544A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838698A (en) * | 1995-04-28 | 1998-11-17 | Lucent Technologies Inc. | Alignment of parity bits to eliminate errors in switching from an active to a standby processing circuit |
| US6405340B1 (en) * | 1999-07-02 | 2002-06-11 | Ericsson Inc. | Flexible method of error protection in communications systems |
| JP2002116961A (ja) * | 2000-10-11 | 2002-04-19 | Nec Corp | シリアル通信装置およびシリアル通信方法 |
| CN100433614C (zh) * | 2003-11-26 | 2008-11-12 | 上海贝尔阿尔卡特股份有限公司 | 一种数据包恢复方法 |
| US20080148132A1 (en) * | 2006-10-26 | 2008-06-19 | Mavila Rajith K | Error detection and correction scheme for multi-level cell NAND flash |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3040004A1 (de) * | 1979-10-24 | 1981-05-07 | Matsushita Electric Industrial Co., Ltd., Kadoma, Osaka | Verfahren und vorrichtung zum codieren von pruefworten geringer redundanz aus ursprungsdaten |
| GB2095440B (en) * | 1981-03-23 | 1985-10-09 | Sony Corp | Digital television signal processing |
| GB2132393B (en) * | 1982-12-17 | 1986-05-14 | Sony Corp | Methods and apparatus for correcting errors in binary data |
| US4916701A (en) * | 1988-09-21 | 1990-04-10 | International Business Machines Corporation | Method and system for correcting long bursts of consecutive errors |
-
1989
- 1989-12-27 JP JP1339116A patent/JPH03198544A/ja active Pending
-
1994
- 1994-01-21 US US08/185,312 patent/US5357531A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5357531A (en) | 1994-10-18 |
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