JPS63182926A - 時分割多重線速度変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、通信機器等に利用する同期型のデータ伝送速
度を変更するための、時分割多重線速度変換回路に関す
る。

従来の技術 第５図は従来の時分割多重線の速度変換回路の構成を示
している。第５図において、ｎチャネルの伝送速度Ａｂ
／ｓの時分割多重人力データ１を伝送速度１３ｂ／ｓの
時分割多重出力データ２に速度変換するために、ｌｉ’
ＩＦＯ３（７丁ストイン・ファーストアウト型メモリ）
より、それぞれＡ　ＨｚおよびＢＨｚのクロックにより
入出力を行い、データの乗せ換えを行う。

このように上記従来例の時分割多重線の速度変換回路に
おいても、時分割多重データの速度変換を行うことがで
きる。

発明が解決しようとする問題点 しかしながら、上記従来の時分割多重線の速度変換回路
では、データが常時シリアルであるため第６図、第７図
に示すように伝送路障害により、ビットぬけやビット重
複が発生した場合、ビットずれにより、それ以降のタイ
ムスロット情報に影響をおよぼしてしまい、以降、送信
側の情報が受信側に正確に伝送されないと共にチャネル
乗せ換えも狂ってしまう事態が生じてしまう問題点があ
ったＯ 本発明は上記従来例の欠点を除去し、障害時の影響を最
小限に止め、また確実にチャネル乗せ換えの出来る時分
割多重線速度変換回路を提供することを目的とするもの
である。

問題点を解決するための手段 本発明は上記目的を達成するために、シリアルの複数チ
ャネルの時分割多重入力データを直並列変換するシフト
レジスタと、前記シフトレジスタの出力を前記複数チャ
ネルに対応する個数のファーストインファーストアウト
型メモリ（■Ｉ”１Ｆｏ）に入出力して速度変換を行な
った後ラッチし、前記ラッチ出力を再びシフトレジスタ
で並直列変換して速度変換した時分割多重出力データを
得るように構成したものである。

作　　　　用 本発明は上記のような構成により次のような作用を有す
る。

すなわち、入力データを直並列変換するとともに１フレ
一ム分のｎチャネルのＦｉＦｏで、各チャネルのデータ
をスタックすることにより、ビットずれが生じてもフレ
ーム同期信号が正常な限り、その影響は一障害の生じた
ビットを含む１バイトのみにとどめることができる等の
効果が得られる。

実施例 第１図は本発明の一実施例の構成を示し、同図で、１１
はシリアル−パラレル（直並列）変換を行なうためのシ
フトレジスタで、クロック入力端子１１ａと出力端子Ｑ
とを有している。１２はｎ個のシフトレジスタ１１の出
力端子Ｑに並列接続されたＦｉＦｏで、それぞれクロッ
ク入力端子Ｓ１を有する。１３はＤ型フリップフロップ
で、出力端子Ｑとクロック端子ＤＣを有し、Ｆ　ｉ　Ｆ
　ｏ　ｌ　’；ｌの出力に接続されている。　１４はパ
ラレル−シリアル（並直列）変換を行うためのシフトレ
ジスタで、出力端子ＱＨ、クロック入力端子ＳｉＬ、及
び１４ａを有し、Ｄ型フリップフロップ１３の出力Ｑに
接続されている。

次に上記構成の動作について第２〜４図を参照しながら
説明する。第４図（Ｃ）のように時分割多重入力データ
１がシフトレジスタ１１に同図（ａ）のようにＡＨｚの
クロックにより、シリアル−パラレル変換される。次に
同図（Ｉ））に示すように、入力側のフレーム同期信号
（Ａ／８　Ｘ　ｎ）（ｚ　）より生成したそれぞれ位相
の異るクロックにより並列データがｎ個のＦｉＦｏ１２
に速度変換するｎチャネルに同図は）〜ｆｆ）に示すよ
うに１バイトずつシフトインされる。

ＰｉＦｏ１２の読み出しに際して速度変換が行なわれる
。

このＦｉＦｏ１２に蓄えられたデータは、Ｄ型フリップ
フロッグ１３にラッチされ、ＤＣ端子に入力される出力
側のフレーム同期信号（Ｂ／　８　Ｘ　ｎ　Ｉ（ｚ　）
により生成したクロックにより各チャネル（ｎｌのＤ型
フリソゲフロップ１３から順に出力されると共に、Ｂ／
８Ｈｚのタイムスロット同期クロックをシフトレジスタ
１４のＳｉＬ端子に入力することにより、シフトレジス
タ１４でパラレル−シリアル変換を行ない、順にシフト
ロードされ、入力とは伝送速度の異るＢ／８ｂｓの時分
割多重出力データ２として出力される。

なお−０組のＩＩ′１Ｆｏ１２とＤ型フリップフロップ
１３で変換部１５を構成する。

このように上記実施例によれば、シリアル−パラレルシ
フトレジスタ１２により、シリアル−パラレル変換する
ため、伝送路障害によリービ、トぬげやビット重複によ
るビットずれが生じても、フレーム同期信号が正常であ
る限り、障害の影響は、第２図に示すようにその障害を
生じた部分を含む１バイトのみであり、それ以降のデー
タに影響を与えろことはない。

また、各チャネル川のデータをパラレル−シリアルのシ
フトレジスタ１２ヘロードするために、各チャネルそれ
ぞれ異なったクロックでＤ型リップフロップ１３をイネ
ーブルとするため、あるクロックに障害が生じても、そ
の影響は第３図に示すようにそのあるチャネルのみで他
チャネルに影響を与えることはなく、誤った他チャネル
にデータをのせかえてしまうという障害を防ぐことがで
きるという利点も有する。

発明の効果 本発明は上記実施例より明らかなように、シリアルの時
分割多重線をシリアル−パラレル変換してから複数個の
並列接続したＦｉＦｏにより速度変換することにより、
ピットエラーの影響を最小限にとどめるという利点を有
するとともに、各チャネルごとに別のＦｉＦｏによって
速度変換しているので、チャネルののせかえを間違いな
くできるという利点も有する。

【図面の簡単な説明】

第１図は本発明の一実施例における時分割多重線速度変
換回路の構成を示すブロック図、第２図は同回路でのビ
ットずれ障害の様子を示す説明図、第３図は同回路での
チャネル乗せかえ時の障害の様子を説明するための説明
図、第４図は同回路のタイミングチ七−ト、第５図は従
来の速度変換回路の構成を示すブロック図、第６図は同
回路でのビットずれ障害の様子を示す説明図、第７図は
同回路でのチャネル乗せかえ時の障害の様子を説明する
ための説明図である。 １・・・時分割多重入力データ、２・・・時分割多重量
カテータ、１１・・シフトレジスタ、１２・・ｉ、ｍ　
ｉ　Ｆｏ、１３・・・Ｄ型フリップフロップ、１４・・
・シフトレジスタ、１５・・変換部。 代理人の氏名　弁理士　中　尾　敏　男　はか１名第　
１　図 第　２　図 第３図 り達町酸連１１１つ＆九のゐ

Claims (1)

【特許請求の範囲】
1. 複数チャネルの時分割多重入力データを入力クロックと
   共にシフトレジスタに入力して、直並列変換し、前記シ
   フトレジスタの出力を前記複数チャネルに合せて並列接
   続した複数のファーストインファーストアウト型メモリ
   及びラッチ手段を備えた変換部に入力してデータのスタ
   ックを行なうと共に前記データの読み出し時に出力のク
   ロックで速度変換を行ない出力し、前記変換部の出力を
   再びシフトレジスタで並直列変換を行なって時分割多重
   出力データを得るようにした時分割多重線速度変換回路
   。