JP2960250B2 - 通信制御装置における回線インタフェース回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はビット構成に依存しない
回線インタフェース回路，特に交換機におけるシグナリ
ングを制御する通信制御装置における回線インタフェー
ス回路に関する。

【０００２】ＩＳＤＮ（Integrated Services Digital
Network)の交換機では, 音声やデータ等の加入者間で伝
送される情報の他に加入者と交換機間でレイヤ２の制御
情報がＨＤＬＣ（High-level Data Link Control Proce
dure) をベースとした可変長信号方式により伝送され，
ＩＳＤＮではＤチャネルを用いて実現されるのでＬＡＰ
Ｄ（Link Access Prcedure for D-channel) と呼ばれて
いる。ＩＳＤＮの交換機の回路制御部ではこのＨＤＬＣ
のフォーマットにより送受信される多数の加入者の呼制
御情報を多重化して時分割で処理を行っており，回路制
御部内の回線インタフェースにおいて，各チャネルにお
ける異なるビット形式，クロックレートに対しても正常
に情報を受け渡しする機能を実現することが望まれてい
る。

【０００３】

【従来の技術】図８は従来の交換機のシステム構成を示
す図である。図８において，加入者回路１００は各加入
者に対応して設けられ，加入者線を介して図示されない
加入者宅内の電話機，データ装置等の端末と接続され，
例えば２Ｂ＋Ｄ（音声，データ等を伝送する２つのＢチ
ャネルと呼制御情報等を伝送する１つのＤチャネル）に
よる双方向の伝送を行い，ＨＤＬＣによるＤチャネルの
伝送処理を行う。回線制御部１０１は多数の加入者回路
１００と接続された多重・分離部（ＭＵＸ・ＤＭＵＸ）
１０２において，加入者回路１００から受信した信号は
多重化され，加入者回路１００へ送信される信号は個別
に分離される。ＭＵＸ・ＤＭＵＸ）１０２とタイムスイ
ッチ（Ｔｉｍｅ ＳＷ）１０３の間にドロッパー・イン
サータ（Ｄ・Ｉ）が設けられ，タイムスイッチ１０３へ
向かう信号から回線データ（呼制御情報）を抽出して通
信制御装置（回線制御装置ともいう）１０４へ供給し，
通信制御装置１０４からの送信信号をタイムスイッチ１
０３からＭＵＸ・ＤＭＵＸ１０２へ向かう信号に挿入す
る。

【０００４】タイムスイッチ１０３は多重化されたＢチ
ャネルの信号の時間位置を切り換え，Ｂチャネル信号は
ディジタルスイッチングモジュール（ＤＳＭ）１０７と
接続されスイッチングされる。ＣＰＲ１０８は呼処理プ
ロセッサで，加入者から呼制御情報により要求された相
手と接続するようＤＳＭ１０７を制御する。

【０００５】通信制御装置１０４はＭＵＸ・ＤＭＵＸ１
０２からの多重化されたＤチャネルの制御信号を送受信
し，その信号は多数の加入者の呼制御情報が公知のＨＤ
ＬＣに従ったフレームフォーマット（開始フラグ，アド
レス，制御信号，データ，フレームチェックシーケン
ス，終了フラグ）で時分割多重の形式で伝送されてい
る。通信制御装置１０４はこのＨＤＬＣのフレームの処
理を，各回線に対応して時分割処理が行われ，各回線の
呼制御情報を伝送するＨＤＬＣのフレームデータはメモ
リ（ＭＥＭ）１０６に転送され，ＣＰＵ１０５により回
線制御が行われる。

【０００６】図８の通信制御装置１０４のブロック構成
を図９に示す。図９において，通信制御装置１０４は，
ＨＤＬＣのフレームを処理するＨＤＬＣ部と，処理され
た各回線のフレーム情報をメモリ（図８のＭＥＭ１０
６）へＤＭＡにより転送したり，メモリからのフレーム
をＤＭＡ転送により受け取るＤＭＡＣ制御部（ＤＭＡ
Ｃ）とで構成される。

【０００７】ＨＤＬＣ部の受信（ＲＸ）回線インタフェ
ース回路１０９は，ＭＵＸ・ＤＭＵＸ１０２からの多重
化された各加入者からのフレームを受信して，各加入者
に対応するチャネル信号を分離して，受信（ＲＸ）演算
部１１０へ出力する回路である。ＲＸ演算部１１０は，
各チャネル（加入者）のＨＤＬＣのフレームを時分割で
演算する装置であり，各チャネル毎に，以前の周期まで
に受信した信号がレジスタファイル１１２に一時的に格
納されており，ＲＸ回線インタフェース回路１０９から
チャネル番号に対応するデータが入力すると，そのチャ
ネルの以前に受信処理されたデータをレジスタファイル
１１２から読み出して，ＲＸ演算部１１０において今回
受信されたデータと共に演算が行われて，演算した結果
のデータはレジスタファイル１１２に書き込まれる。

【０００８】ＲＸ演算部１１０は，ＨＤＬＣのフラグの
検出，データ中の“０”除去（ＴＸ演算部１１５では
“０”挿入），フレームチェックシーケンス（ＦＣＳ）
の演算とチェック等の演算が行われる。

【０００９】各チャネルについて１つのフレーム情報の
受信が終了すると，受信したフレームのデータは先入れ
先出し（First In First Out) 形のメモリである受信
（ＲＸ）ＦＩＦＯ１１１に格納され，要求（ＲＱ）ＦＩ
ＦＯ１１３に読み出し要求のビットが設定される。ＲＱ
ＦＩＦＯ１１３の要求は，ＤＭＡＣ部のＤＭＡ制御論理
回路１１８において監視され，要求ビットが立っている
ことを検出すると，シーケンスコントローラ１１７の制
御によりＲＸＦＩＦＯ１１１に格納されたファイルデー
タはメモリ（図８の１０６）へＤＭＡ転送される。

【００１０】一方，送信データは，ＨＤＬＣ部の送信
（ＴＸ）演算部１１５が送信（ＴＸ）ＦＩＦＯ１１４が
空きであることを表すビットをＲＱＦＩＦＯ１１３に設
定すると，ＤＭＡＣ部のＤＭＡ制御論理回路１１８が，
メモリ（図８の１０６）からデータを取り出してＴＸＦ
ＩＦＯ１１４へ転送する。この後，ＴＸ演算部１１５で
フレームを作成する演算を行った後，ＴＸ回線インタフ
ェース回路１１６で，各チャネル番号に対応するビット
データに分離して図８のＭＵＸ・ＤＭＵＸ１０２へ送出
する。

【００１１】

【発明が解決しようとする課題】上記図９に示す通信制
御装置１０４のＲＸ回線インタフェース回路１０９及び
ＴＸ回線インタフェース回路１１６（以下，両者を合わ
せて単に回線インタフェース回路という）では，回線側
（ＭＵＸ・ＤＭＵＸ１０２）からのクロックと，回線制
御部のＣＰＵ（図８の１０５）のクロックとは，周波数
（位相）が異なるため，同期化させる回路が必要であっ
た。

【００１２】また，従来の回線インタフェース回路は，
各回線データとしてチャネルにおいて実際にＨＤＬＣの
データとして使用するビット数が異なり（１チャネルが
８ビットの時，その中の先頭４ビットだけ使用したり，
２ビット，１ビットだけ使用する等）場合や，各チャネ
ルを構成するビット数が異なる場合（１チャネルが８ビ
ット，４ビット，２ビット，１ビットで構成する場合）
があり，従来はそのために１チャネル中の使用ビット数
や，１チャネルを構成するビット数等のビットフォーマ
ットを供給してシーケンシャル処理により対応していた
が，ビットフォーマットを入力する必要があり複雑な処
理が必要であった。

【００１３】また，各チャネルに対してチャネル番号が
供給されるが，異常なチャネル番号が供給された時にも
検出できないため誤ったデータが流れて処理されるとい
う問題があった。

【００１４】本発明は時分割多重された各回線のデータ
が任意のビット長であってもそのフォーマットに対応し
た各チャネルのデータを，システムのクロックに同期し
て正確に処理し，異常クロックや異常チャネル番号に対
して誤動作しない通信制御装置における回線インタフェ
ース回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明の原理構成
図である。図１には，通信制御装置における受信側の回
線インタフェース回線を中心に説明するが，送信側の回
路も同様の原理により構成できる。

【００１６】図１において，１は回線インタフェース回
路，２は同期部，３は内部サイクル発生部，４は受信デ
ータ格納部，５は受信ビット計数部，６は有効ビット数
発生部である。

【００１７】本発明は回線のクロックに同期した各チャ
ネルの区間に対応するチャネルクロックを，ＨＤＬＣの
演算を含むシステム側のクロックに同期させ，回線デー
タの受信ビット数を計数して有効ビット数を発生する回
路，演算装置側の動作を制御する内部サイクル信号を発
生する回路及び，受信データから有効データを取り出し
て格納するポップアップ回路を設け，各チャネル内の可
変長の有効データを正確に取り出すと共に後段の処理の
ためのサイクル信号を発生するものである。

【００１８】

【作用】回線インタフェース回路１の同期部２は回線ク
ロック（ｃｋ）とシステムクロック（ｃｋ）の位相の違
いを吸収する回路である。この同期信号を受け取ってチ
ャネルクロック（チャネルの区間を表示するクロック）
を元に内部サイクル発生部３は受信データ有りの時に後
段の演算部（図９の１１０）の動作を制御する内部サイ
クル信号（タイミング信号）を発生する。受信データ格
納部４は，受信データ（ＲＸＤａｔａ）から回線クロッ
クにより各チャネルのデータを取り込み，１チャネルの
ビット数が変化しても先頭が常にＭＳＢ（最高位ビッ
ト）となるように保持して，システムクロックに同期し
て後段の演算部へ出力する。また，受信ビット計数部５
は，１タイムスロットが１ビット乃至８ビットまで可変
であるため，何ビットデータかを計数して，その出力は
有効ビット数発生部６へ供給される。有効ビット数発生
部６は，受信ビット計数部５の出力と，ＭＵＸ・ＤＭＵ
Ｘ（図８の１０２）から発生する使用ビットの期間発生
するイネーブル信号とにより有効ビット数を表す信号を
発生して，後段の演算部へ出力する。

【００１９】

【実施例】図２，図３は実施例の構成図（その１），
（その２）である。図４は各信号の波形例を示す。

【００２０】図２，図３において，２０，２２，２３，
２９はフリップフロップ回路（ＦＦで表示，以下単にＦ
Ｆ回路という），２５，３３はシフトレジスタ（ＳＦ
Ｒ），２８は入力するチャネル番号が異常発生による無
効番号であるか否かをチェックするチャネル番号チェッ
ク回路，３０，３９は受信データ（ＲＸＤａｔａ）また
はイネーブル信号が最低位ビット（ＬＳＢ）を先頭ビッ
トとして最高位ビット（ＭＳＢ）の順に入力した時，先
頭ビットからビット１，ビット２・・の順に格納され，
当該チャネルのビット数が合計８ビットである場合は，
ビット０〜ビット７に順に格納される。また，ビット数
が合計４ビットの場合にも，そのＬＳＢから順にＭＳＢ
の４ビットがＬＳＢのビット１を先頭にビット２，ビッ
ト３，ビット４と，常にＬＳＢが固定した位置に格納さ
れる機能を持つポップアップ回路であり，その回路構成
は後述する図７に示す。

【００２１】また，３１，３２，３４，３５，３７及び
４０は，図では一つのブロックで示しているが実際は，
それぞれＦＦ回路が８個で構成された回路（ＦＦ表示）
であり，各入力０〜７及び出力Ｑ０〜Ｑ７は個々のＦＦ
回路の入力と出力である。

【００２２】図４の波形を説明すると，Ａ．はチャネル
クロック（ＣＨｃｋ）であり，チャネルの境界を表し，
チャネルの先頭ビットの位置で立ち上がり，チャネルの
最終ビット位置で立ち下がる，回線側から入力する信号
である。この例は１チャネルが８ビット長の場合を示
す。Ｂ．は回線側から供給される回線クロック（回線ｃ
ｋ），Ｃ．は回線側から入力する時分割多重された受信
データ（Ｄａｔａ）であり，各データがどのチャネルに
属するかは上記のチャネルクロック（ＣＨｃｋ）により
区別され，各データのチャネル番号は後述するチャネル
番号の信号により識別できる。Ｄ．はイネーブル（Ｅｎ
ａｂｌｅ）信号であり，各チャネルを構成するビットの
中で実際に使用している（有効な）ビットが発生してい
る期間，各有効ビットに対応した時間に“１”（ハイレ
ベル）となる信号であり，回線側から供給される。Ｅ．
はチャネル番号（Ｃｈ番号）であり，回線側から供給さ
れる。その他のＦ〜Ｋの各信号は動作の説明で触れる。

【００２３】図２及び図３の構成及び動作を図４の波形
を参照しながら説明する。図２のＦＦ回路２０に図４の
Ａ．のようなチャネルクロック（Ｃｈｃｋ）とＢ．のよ
うな回線クロックがそれぞれ反転して供給されると，チ
ャネルクロックが反転した波形が発生してＦＦ回路２２
から，内部処理トリガの信号を発生する。したがって，
このＦＦ回路２２をリセットすることにより内部処理が
無効となる。 ＦＦ回路２２からの内部処理トリガ信号
はＦＦ２３に供給され，ここでシステムクロックｃｋ
（図８のＣＰＵ１０５，図９の演算部１１０等のクロッ
ク）によりサンプリング（システムクロックに同期化）
され，その出力端子Ｑから図４のＦ．のように同期化し
た後のチャネルの先頭を表すパルスを発生する。このシ
ステムクロックは，回線クロックと位相は無関係であ
る。

【００２４】ＦＦ２３の出力はＣｈ番号チェック回路２
８の出力（通常は“１”）と共にアンド回路２４に供給
される。その時チャネル番号チェック回路２８から無効
信号（“０”）が発生していなければアンド回路２４か
ら図４のＫ．に示す同期パルスを発生する。このパルス
はシフトレジスタ２５のデータ入力に供給される。（な
お，ＦＦ回路２２は出力端子Ｑが“１”になると，その
状態はリセットされるまでオア回路２１を介してフィー
ドバックにより保持される。）図１の同期部２は図２の
ＦＦ回路２２，ＦＦ回路２３で構成される。

【００２５】シフトレジスタ２５には，システムクロッ
クの反転信号がクロック端子（ｃ）に供給されており，
同期パルスの信号が，システムクロックの反転信号によ
り順次シフトすることにより，その出力端子Ｑ０〜Ｑ５
から順次タイミング信号Ｔ１〜Ｔ６が発生する。このタ
イミング信号Ｔ１〜Ｔ６は，ＨＤＬＣ演算部（図９の演
算部１１０）においてレジスタファイル（図９の１１
２）からのデータの読み出し，演算，演算結果の書き込
みの内部サイクルを発生する信号であり，これらのタイ
ミング信号Ｔ１〜Ｔ６を論理和した内部サイクル中を表
す信号を図４のＧ．に示す。なお，このシフトレジスタ
２５は図１の内部サイクル発生部３を構成する。

【００２６】チャネル番号チェック回路２８は入力する
チャネル番号が，予め設定された無効チャネル番号と一
致すると無効チャネルを表示する出力“０”を発生す
る。この信号は反転してＦＦ回路２９から“１”出力を
発生する。この信号はアンド回路２７に供給される。こ
の時，シフトレジスタ２５から内部タイミングＴ１が発
生していると，アンド回路２７からＦＦ回路２２をリセ
ットする出力が供給される（内部タイミング中はＦＦ回
路２２をリセットする）。これにより，無効なチャネル
を受信した時でも，アンド回路２４から内部処理の同期
パルスが発生しないため，後述するＦＦ回路３２へのク
ロック信号が供給されないので受信データがラッチされ
ない。このため，この時受信したデータはＨＤＬＣ演算
部へ供給されない。但し，チャネル番号が正常になる
と，リセット信号は停止してＦＦ回路２２から出力が発
生し，同期パルスも発生する。

【００２７】受信データ（Ｄａｔａ）は上記したポップ
アップ回路３０に入力し直並列変換される。受信データ
は回線クロックの反転信号により同期して入力され，有
効ビット数が異なってもＬＳＢの位置を揃えるよう保持
する。ポップアップ回路３０の８つのビット出力は，８
つのＦＦ回路３１へ入力され，アンド回路２６から発生
するラッチクロック（Ｌａｔｃｈｃｋ）に同期して８つ
のＦＦ回路３１にそれぞれラッチされる。ラッチクロッ
クは，ＦＦ回路２０の出力と回線クロックを入力とする
アンド回路２６から発生する。ラッチクロックの波形は
図４のＪ．に示す。

【００２８】なお，チャネル内のビット数が１ビットの
場合（チャネルクロックは常に“０”（ロー）のままと
なる），チャネルクロックにより直並列変換しラッチす
る信号が発生できないので，チャネルクロックの反転出
力と，回線クロックのアンドにより作成している。

【００２９】各ＦＦ回路３１の出力Ｑ０〜Ｑ７は，更に
上記アンド回路２４から発生する同期パルスにより８つ
のＦＦ回路３２にそれぞれラッチされ，各出力Ｑ０〜Ｑ
７（Ｑ０は先頭に入力するＬＳＢのビット出力）に発生
する受信データはＨＤＬＣ演算部へ供給される。なお，
ポップアップ回路３０，ＦＦ回路３１，３２は図１の受
信データ格納部４を構成する。

【００３０】次に，図３に示す構成において，ビット幅
計数用のシフトレジスタ３３は内部サイクル中信号（図
４のＧ．）とＦＦ回路２０の出力信号を入力とするオア
回路３８の出力を反転した信号をロード端子（Ｌ）へ入
力している。この内部サイクル中信号は，上記図２のシ
フトレジスタ２５から発生するタイミング信号Ｔ１〜Ｔ
６を論理和した信号であるから，内部サイクル中は，チ
ャネルクロック信号の入力を無効化して計数用のシフト
レジスタ３３へのロードを無効にし，正常データ受信時
に計数誤りを発生しないようにしている。これにより，
チャネルクロック信号の異常が発生に対して誤動作する
ことを防ぐことができる。内部サイクル発生中にチャネ
ルクロックが入力されたとしても新たな内部サイクルは
発生しない構成をとっている。（なお，チャネルクロッ
クの異常時に内部サイクル信号を発生しないようにする
構成も考えられる。）内部処理をしていない時は，シフ
トレジスタ３３はチャネルクロックをロード信号として
回線クロックにより順次シフトすることにより，当該チ
ャネルを構成するビット数（回線クロックに同期してい
る）を計数する。

【００３１】この計数結果は，シフトレジスタ３３の８
つの出力端子Ｑ０〜Ｑ７の出力状態により表され，その
例を図４のＨ．に示す。計数結果は，８つのＦＦ回路３
４に回線クロックの反転信号に同期してラッチされ，更
に各ＦＦ回路３４の出力Ｑ０〜Ｑ７は，８つのＦＦ回路
３５へ上記アンド回路２６から発生するラッチクロック
（Ｌａｔｃｈｃｋ）に同期してラッチされる。

【００３２】一方，ポップアップ回路３９のデータ入力
端子（Ｄ）に入力するイネーブル（Ｅｎａｂｌｅ）信号
は，回路クロックの反転信号により順次入力して，上記
図２のポップアップ回路３０と同様に有効ビット長の如
何に関係なくＬＳＢの位置が揃えられて設定され，出力
端子０〜７から入力イネーブル信号のビット長に対応し
た出力を発生する。その出力は，８つのＦＦ回路４０に
供給され前記のラッチクロック（Ｌａｔｃｈｃｋ）に同
期してラッチされる。

【００３３】次に上記の８つのＦＦ回路３５の出力と，
８つのＦＦ回路４０の出力はそれぞれ対応する重みの出
力同士が対応するアンド回路３６へ入力されて，個々に
比較されて，２つの入力が共に“１”であるアンド回路
３６から“１”が発生して，８つのＦＦ回路３７へ図２
のアンド回路２４から発生する同期パルスによりラッチ
される。

【００３４】すなわち，これらのアンド回路３６は，一
方の入力としてシフトレジスタ３３で計数した１チャネ
ルを構成するビット数（長）に対応する出力を得て，他
方の入力として有効ビット数に対応する出力が供給され
ることにより，１チャネル内の有効ビット数が表示され
る。この有効ビット数は後段のＨＤＬＣ演算部における
処理に使用される。一方，上記ポップアップ回路３０で
受け取った受信データは，その後段の８つのＦＦ回路３
２から有効ビット数（ＬＳＢは固定）だけ発生してい
る。

【００３５】有効ビット数は，例えば，１チャネルが８
ビットの時，８つのＦＦ回路３５のＱ０〜Ｑ７から全て
“１”が出力される，この時有効ビットが４ビットであ
れば，８つのアンド回路３６の中でＦＦ回路３７の入力
端子０〜３に接続する４つのアンド回路の出力が“１”
となり，他の端子４〜７へ接続する４つのアンド回路３
６は全て“０”となり，シフトレジスタ３３において計
数したビット幅の範囲内で，イネーブル信号により指定
されたビット数を表す出力がアンド回路３６から発生す
る。

【００３６】次に図５，図６によりチャネルのビット幅
と有効ビット数が変化する場合の波形の説明図（その
１），（その２）である。図５のＡ．は各チャネルのビ
ット幅が８ビットに固定された場合の有効ビット数が異
なる例を示す。図に示すように受信データ（Ｄａｔａ）
が設定される各チャネルが各タイムスロットに対応して
配置され，受信チャネル番号の信号がチャネル毎に発生
し，Ｃｈ０，Ｃｈ１の２チャネルだけ示されている。各
チャネルの境界（区切り）はＣｈクロックにより表示さ
れる。この例では，各チャネルの有効ビット長を指示す
るイネーブル（Ｅｎａｂｌｅ）信号は，チャネルＣｈ０
がＢ１，Ｂ２の２ビットだけ有効であり，チャネルＣｈ
１がＢ１の１ビットだけ有効であることを指示してい
る。従って，チャネルＣｈ０のビットＢ３〜Ｂ８及びＣ
ｈ１のビットＢ２〜Ｂ８は無効ビットとなる。

【００３７】このような，有効ビット数の表示を，上記
図３の構成により８つのＦＦ回路３７から出力すること
ができ，有効ビットのデータは図２の８つのＦＦ回路３
２の出力Ｑ０（ＬＳＢ）〜Ｑ７に発生する。

【００３８】図５のＢ．はチャネルのビット幅が異なる
例（受信データの多重化信号のフレームクロックもな
い）であり，受信チャネル番号がｍ（Ｃｈｍ）は８ビッ
ト幅で，ｎ（Ｃｈｎ）は４ビット幅である。但しチャネ
ルｍ（Ｃｈｍ）は，イネーブル信号によりその中のＢ１
〜Ｂ４の４ビットだけ有効であり，チャネルｎ（Ｃｈ
ｎ）はその中の全ビット（４ビット）が有効である。こ
のような，場合にも上記図２，図３の構成により有効ビ
ット数，受信データを正確に検出して出力することがで
きる。

【００３９】次に図６は，チャネルクロックによりグル
ープに分割する例である。この例は，８ビットで構成す
るタイムスロットを，２ビット毎の４グループに分け
て，それぞれがチャネルＣｈ０〜Ｃｈ３を構成してい
る。各チャネル番号に対応してチャネルクロック（Ｃｈ
ｃｋ）が図のように発生している。この場合，チャネル
のビット幅は２ビットであるが，上記図２及び図３の構
成により，各チャネルの２ビットデータは図２，図３の
構成で個別に取り出すことができる（データはＦＦ回路
３２のＱ０，Ｑ１からチャネル別）。

【００４０】このように，各チャネルのビット数が可変
で，その中の有効ビット数が可変であってもそれに対応
して処理することができる。図７はポップアップ回路の
構成例である。このポップアップ回路は，上記図２のポ
ップアップ回路３０の受信データが直列に入力されて格
納して並列に出力し，図３のポップアップ回路３９がイ
ネーブル信号を直列に入力して格納して並列に出力する
が，何れの場合も，入力する信号幅が変化しても常にＬ
ＳＢが固定されて出力される。すなわち，ＬＳＢを先頭
として入力するビット信号幅が可変（１ビット乃至８ビ
ット）であっても，出力側の端子からは同じ重みの出力
が発生する。

【００４１】図７に示すように，ポップアップ回路は
Ａ．及びＢ．の回路により構成され，この回路は８ビッ
ト構成の受信データが入力されて並列信号に変換するポ
ップアップ回路（図２の３０）の例である。

【００４２】Ａ．は８ビットのシフトレジスタ（ＳＦ
Ｒ）を用いた回路であり，チャネルクロックにより予め
設定した“１”（“０”を用いても良い）がシフトレジ
スタの先頭に設定され，回線クロックにより順次，後段
へシフトされ，各段の出力端子から〜で示す図のよ
うに位相が順次異なる信号が発生し，Ｂ．の回路に供給
される。

【００４３】Ｂ．において，ＳＥＬ０〜ＳＥＬ６は７個
設けられたセレクタであり，ＦＦ０〜ＦＦ７は８個設け
られたＦＦ（フリップフロップ）回路である。各セレク
タは受信データが入力する端子１と当該セレクタの出力
を保持するＦＦ回路の出力が入力される端子２が入力さ
れ，選択信号（〜の対応する一つ）が“０”の時端
子１を選択してＦＦ回路へ出力し，“１”の時端子２を
選択する。

【００４４】受信データは，各セレクタＳＥＬ０〜ＳＥ
Ｌ６の端子１及びＦＦ１へ並列に供給される。チャネル
の先頭のビット１（ＬＳＢ）が入力すると，Ａ．のシフ
トレジスタ（ＳＦＲ）の出力が“０”となり，セレク
タＳＥＬ０において，端子１を選択して受信データのビ
ットが回路クロックに同期してＦＦ０にラッチされる。

【００４５】次の受信データのビット（ＬＳＢより１つ
上位のビット）は，シフトレジスタ（ＳＦＲ）の３番目
の出力から“０”が発生するので，セレクタＳＥＬ１
において受信データを選択する。この時，セレクタＳＥ
Ｌ０は，信号が“１”であるから，ＦＦ０の出力端子
Ｑから発生している信号（受信データのＬＳＢ）を選択
して出力する。従って，ＦＦ０は最初に受信したビット
を保持する。

【００４６】以下，同様に受信データのビット１〜ビッ
ト７が入力すると，ＦＦ０〜ＦＦ６にそれぞれラッチさ
れ，最後のビット８（ＭＳＢ）はＦＦ７にラッチされ
る。ＦＦ７は入力するビット毎に内容が変化するが，最
後のビットはＦＦ７にだけ格納されるので問題ない。

【００４７】図７において，４ビット構成の受信データ
が入力した場合には，出力端子Ｑ０〜Ｑ３にビット１
（ＬＳＢ）〜ビット４（ＭＳＢ）のデータが得られる。
また，図７の構成において，受信データの代わりにイネ
ーブル信号（有効ビット長だけ“１”を発生する信号）
が入力すると，同様に有効ビット長に対応した個数のＦ
Ｆ０乃至ＦＦｎ（ｎ≦７）に“１”が出力される。

【００４８】上記の説明では，主に受信側における動作
を説明したが，送信側（ＨＤＬＣの演算を行った各チャ
ネルの送信データを，各チャネル位置に送出して多重化
する処理）においても同様の原理で実施することができ
る。

【００４９】本発明は上記のように時分割多重化された
各データ（回線データ）を処理する各種の通信制御装置
においてチャネル内のビット構成が固定で有効ビット数
が可変の場合及び，チャネル内のビット構成が可変で有
効ビット数が可変である場合に適用することができる。

【００５０】

【発明の効果】本発明によれば，時分割多重された多チ
ャネルの回線データを個別に処理する通信制御装置にお
いて，各チャネル内を構成するビット幅の中に任意のビ
ット長（１〜８ビット）の回線データに対して個別に処
理することができ，チャネルのビット幅が異なってもそ
れに対応してチャネル内の有効データの検出処理をシス
テム側のクロックに同期して検出・処理することができ
る。

【００５１】さらに異常チャネルクロックや異常チャネ
ル番号に対して内部サイクルを発生しないため誤動作を
防止できる。また，その後に正常なデータに復帰すれば
対応して正しく動作することが可能となる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】実施例の構成図（その１）である。

【図３】実施例の構成図（その２）である。

【図４】各信号の波形例を示す図である。

【図５】チャネルのビット幅と有効ビット数が変化する
場合の波形の説明図（その１）である。

【図６】チャネルのビット幅と有効ビット数が変化する
場合の波形の説明図（その２）である。

【図７】ポップアップ回路の構成例である。

【図８】従来の交換機のシステム構成を示す図である。

【図９】通信制御装置のブロック構成図である。

【符号の説明】

１ 回線インタフェース回路 ２ 同期部 ３ 内部サイクル発生部 ４ 受信データ格納部 ５ 受信ビット計数部 ６ 有効ビット数発生部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高野 良次 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 古賀 尚 神奈川県横浜市港北区新横浜三丁目９番 18号 富士通コミュニケーション・シス テムズ株式会社内 (72)発明者 永瀬 靖 神奈川県横浜市港北区新横浜三丁目９番 18号 富士通コミュニケーション・シス テムズ株式会社内 (72)発明者 中原 稔 神奈川県横浜市港北区新横浜三丁目９番 18号 富士通コミュニケーション・シス テムズ株式会社内 (56)参考文献 特開 昭56−156048（ＪＰ，Ａ) 特開 平３−231528（ＪＰ，Ａ) 特開 昭59−194594（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04Q 11/04

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 多数の回線データがそれぞれのチャネル
   内で可変長のビット数だけ割り当てられた時分割多重化
   信号を処理して各回線データを分離・多重化する通信制
   御装置における回線インタフェース回路において， 回線側から回線のクロック，各チャネルの区切りを表す
   チャネルクロック，チャネル番号，データ信号を入力
   し，回線データの処理を行うシステム側からシステムク
   ロックを入力し， チャネルクロック及び回線クロックからシステムクロッ
   クに同期した信号を発生する同期部と，該同期部の信号
   によりシステム側の内部サイクル信号を発生する内部サ
   イクル発生部と， 多重化された各チャネルの受信データの中の各ビットを
   直並列に変換する受信データ格納部と， 多重化された各チャネルを構成するビット数を計数する
   受信ビット計数部と， 受信ビット数の中の有効ビット位置を発生する有効ビッ
   ト数発生部を備えることを特徴とする通信制御装置にお
   ける回線インタフェース回路。
2. 【請求項２】 請求項１において， 前記内部サイクル発生部に，チャネル番号が無効番号で
   あることを検出する回路を設け，無効番号の検出出力に
   より前記内部サイクル発生部から内部サイクル信号の発
   生を禁止することを特徴とする通信制御装置における回
   線インタフェース回路。
3. 【請求項３】 請求項１または２において， 前記有効ビット数発生部は，回線側から供給されるチャ
   ネル内の有効ビットを表すイネーブル信号を入力して，
   回線クロック信号を用いてイネーブル信号の長さに対応
   する並列のビット信号に変換するポップアップ回路を備
   え， 該ポップアップ回路の出力と上記受信ビット計数部のそ
   れぞれの対応するビット信号の論理積により有効ビット
   位置を発生することを特徴とする通信制御装置における
   回線インタフェース回路。
4. 【請求項４】 請求項１乃至３において， 前記受信データ格納部は，チャネル内の受信データが任
   意の長さで入力した時，該受信データの最下位ビット
   （ＬＳＢ）が常に同一位置から出力するよう直並列変換
   を行って出力するポップアップ回路を備えることを特徴
   とする通信制御装置における回線インタフェース回路。