JPS60260291A - タイムスロツト完全性回路 - Google Patents
タイムスロツト完全性回路Info
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- JPS60260291A JPS60260291A JP60108461A JP10846185A JPS60260291A JP S60260291 A JPS60260291 A JP S60260291A JP 60108461 A JP60108461 A JP 60108461A JP 10846185 A JP10846185 A JP 10846185A JP S60260291 A JPS60260291 A JP S60260291A
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- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/241—Testing correct operation using pseudo-errors
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
- H04L1/243—Testing correct operation by comparing a transmitted test signal with a locally generated replica at the transmitter, using a loop-back
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は通信システム、特に、時分割交換方式のデータ
路のタイムスロットの完全性を検査する方法と装置に関
する。
路のタイムスロットの完全性を検査する方法と装置に関
する。
時分割多重電話交換方式において、タイムスロットの間
の交叉接続を検出するためにデータがシステムを通って
伝わるときにそのタイムスロット完全性を常に監視する
ことが必要である。このような交叉接続はボートモジュ
ールを時分割多重スイッチ（ＴＭＳ）に接続するときに
データバ・ソファ（データの流れの中の特定のタイムス
ロットに対応するデータバッファメモリー）をアクセス
するときのアドレス誤りによって生ずる。これらのタイ
ムスロットの交叉接続が生じたときにはこれをただちに
検出し、誤ったデータ路をシステムによって最小のデー
タ誤りで切断できるようにすることが望ましい。
の交叉接続を検出するためにデータがシステムを通って
伝わるときにそのタイムスロット完全性を常に監視する
ことが必要である。このような交叉接続はボートモジュ
ールを時分割多重スイッチ（ＴＭＳ）に接続するときに
データバ・ソファ（データの流れの中の特定のタイムス
ロットに対応するデータバッファメモリー）をアクセス
するときのアドレス誤りによって生ずる。これらのタイ
ムスロットの交叉接続が生じたときにはこれをただちに
検出し、誤ったデータ路をシステムによって最小のデー
タ誤りで切断できるようにすることが望ましい。
ある方式では、データをデータバッファに記憶する前に
、擬似乱数の２進シーケンス（Ｐ 、Ｒ８）の連続した
ビットを、データの連続したタイムスロットの専用のビ
ット位置に挿入するようになっている。各々のタイムス
ロットからのデータが検索されたときに、専用のビット
位置の内容がＰＨ１の対応するビットの予想される２進
の値と比較される。この方式は高速であるが、タイムス
ロットの完全性チェックの機能を与えるために各々の伝
送されるデータワード中の１ビツトを専用に使用する必
要がある。
、擬似乱数の２進シーケンス（Ｐ 、Ｒ８）の連続した
ビットを、データの連続したタイムスロットの専用のビ
ット位置に挿入するようになっている。各々のタイムス
ロットからのデータが検索されたときに、専用のビット
位置の内容がＰＨ１の対応するビットの予想される２進
の値と比較される。この方式は高速であるが、タイムス
ロットの完全性チェックの機能を与えるために各々の伝
送されるデータワード中の１ビツトを専用に使用する必
要がある。
発明の要旨
本発明の装置と方法では各々のデータフレートの各タイ
ムスロットのデータビット位置を専用に使用することな
しにデータフレームのデータワードのタイムスロット完
全性をチェックするためにＰＨ１を利用する利点を生か
したものである。本発明に従えば、先には制御機能を提
供するために専用されていた各データワードの予め定め
られた制御ビット位置の内容が、Ｎデータフレーム（Ｎ
は１に等しいかこれより大）毎に各データワードのタイ
ムスロット完全性ビットとして割り当てられる。適切な
ビット位置の内容は他のデータと共にデータバッファに
書き込まれ、それが読み出されたときに予期される制御
ビットの状態或はＰＨ１の予期されるビットに対して検
査が行なわれる。予め定められたビットがＰＨ１の予期
されるビットと等しくなくなって、タイムスロットの交
叉接続が生じたことが示されたときに、適切なデータフ
レーム、上に誤り信号が発生される。一実施例において
は、ＰＲ３信号を発生した回路と比較回路の位置が示さ
れ、遠方のループバック回路が用いられて遠方のデータ
バッファのテストを行なえるようになっている。
ムスロットのデータビット位置を専用に使用することな
しにデータフレームのデータワードのタイムスロット完
全性をチェックするためにＰＨ１を利用する利点を生か
したものである。本発明に従えば、先には制御機能を提
供するために専用されていた各データワードの予め定め
られた制御ビット位置の内容が、Ｎデータフレーム（Ｎ
は１に等しいかこれより大）毎に各データワードのタイ
ムスロット完全性ビットとして割り当てられる。適切な
ビット位置の内容は他のデータと共にデータバッファに
書き込まれ、それが読み出されたときに予期される制御
ビットの状態或はＰＨ１の予期されるビットに対して検
査が行なわれる。予め定められたビットがＰＨ１の予期
されるビットと等しくなくなって、タイムスロットの交
叉接続が生じたことが示されたときに、適切なデータフ
レーム、上に誤り信号が発生される。一実施例において
は、ＰＲ３信号を発生した回路と比較回路の位置が示さ
れ、遠方のループバック回路が用いられて遠方のデータ
バッファのテストを行なえるようになっている。
本発明の完全な理解は図面を参照した以下の詳細な説明
により完全に得られるものである。
により完全に得られるものである。
詳細な説明
本発明を使用する電話交換方式の一例を第１図に図示す
る。システムはシステム制＠１００と複雑のポートモジ
ュール１０１−１乃至１０１−Ｎを含んでいる。各ポー
トモジュールは複数の端末装置Ｔｌ１−Ｔ５８を含み、
その各々は通信路ＴＲｌｌ−ＴＲ５８を経由してポート
回路（ＰＣ）１１１−１５８の夫々に接続されている。
る。システムはシステム制＠１００と複雑のポートモジ
ュール１０１−１乃至１０１−Ｎを含んでいる。各ポー
トモジュールは複数の端末装置Ｔｌ１−Ｔ５８を含み、
その各々は通信路ＴＲｌｌ−ＴＲ５８を経由してポート
回路（ＰＣ）１１１−１５８の夫々に接続されている。
この端末装置はデジタル端末装 仕置および電話機セッ
トを含んでいる。回路スイッチ１０２は米国特許４ 、
１．１２ 、２５８に示されたタイプのタイムスロト入
替回路１１０を含み、これはポートデータストア（ＰＤ
Ｓ）１０５および１０６と共に複数のポート回路１１１
−１５８とそれに関連するデータ端末及び／或は電話機
セット（Ｔｌ １−Ｔ５８）を相互接続する。回線スイ
ッチ１０２はタイムスロット入替装置（ＴＳＩ）１１０
を用いてポート回路１１１−１５８の間の通信接続を設
定する。
トを含んでいる。回路スイッチ１０２は米国特許４ 、
１．１２ 、２５８に示されたタイプのタイムスロト入
替回路１１０を含み、これはポートデータストア（ＰＤ
Ｓ）１０５および１０６と共に複数のポート回路１１１
−１５８とそれに関連するデータ端末及び／或は電話機
セット（Ｔｌ １−Ｔ５８）を相互接続する。回線スイ
ッチ１０２はタイムスロット入替装置（ＴＳＩ）１１０
を用いてポート回路１１１−１５８の間の通信接続を設
定する。
このシステムにおいて、ポートプロセッサ、Ｉ１０イン
タフェース及びメモリー（図示せず）を含む制御モジュ
ール１０４がポート回路１１１−１５８、回線スイッチ
１０２及びシステムプロセッサｌＯＯに接続されている
。制御モジュール１０４は又ポート走査その他のポート
監視機能のようなハードウェア向きの実時間の制御タス
クを多数実行する。この制御モジュール１０４はこれに
よってシステム制御１００の負荷を減少し、又システム
制御１００をシステムによって取扱われる端末／電話機
回路のハードウェアの詳細の差から遮断する。
タフェース及びメモリー（図示せず）を含む制御モジュ
ール１０４がポート回路１１１−１５８、回線スイッチ
１０２及びシステムプロセッサｌＯＯに接続されている
。制御モジュール１０４は又ポート走査その他のポート
監視機能のようなハードウェア向きの実時間の制御タス
クを多数実行する。この制御モジュール１０４はこれに
よってシステム制御１００の負荷を減少し、又システム
制御１００をシステムによって取扱われる端末／電話機
回路のハードウェアの詳細の差から遮断する。
第１図のシステムは又、時分割多重スイッチ（ＴＭＳ）
１８０を含み、これは夫々モジュール間データ回路１２
１−１乃至１２１−Ｎによってモジュールｔｏｉ−ｉ乃
至１０１−Ｎに接続されている。ＴＭ３１８０はモジュ
ール間の呼の取扱いに使用され、経路１３０を通してシ
ステム制御１００によってその動作が制御される。ＴＭ
Ｓは各モジュールのＴＳＩに関連したＳＢＢ１１対して
モジュール間データ回路１２０−１乃至１２０−Ｎを通
して接続されている。ＴＭＳは時分割多重化されたＰＣ
Ｍデータがモジュール間でやりとりされるように、呼に
関連した二つのモジュールのＳＢＢ１１相互接続するこ
とによって、モジュール間の呼において機能する。
１８０を含み、これは夫々モジュール間データ回路１２
１−１乃至１２１−Ｎによってモジュールｔｏｉ−ｉ乃
至１０１−Ｎに接続されている。ＴＭ３１８０はモジュ
ール間の呼の取扱いに使用され、経路１３０を通してシ
ステム制御１００によってその動作が制御される。ＴＭ
Ｓは各モジュールのＴＳＩに関連したＳＢＢ１１対して
モジュール間データ回路１２０−１乃至１２０−Ｎを通
して接続されている。ＴＭＳは時分割多重化されたＰＣ
Ｍデータがモジュール間でやりとりされるように、呼に
関連した二つのモジュールのＳＢＢ１１相互接続するこ
とによって、モジュール間の呼において機能する。
本発明の動作については、以下第１図に示したシステム
について述べるが、本発明は任意の数の同様のタイプの
システムにおいて使用できることを述べておく。従って
本発明の理解に必要なシステムの情報と制御信号につい
てだけ、以下の説明では述べることにする。更に第１２
図のシステムはストアドブログラム方式のシステムとし
て実現されているから、本発明はシステムの全体のプロ
グラム構造とインタフェースしなければならない。従っ
て、本発明の説明に当っては、以下の説明において、本
発明を理解するのに必要となる種々のシステム構成要素
、制御信号或はプログラム構造との相関関係についての
み含めるこことする。
について述べるが、本発明は任意の数の同様のタイプの
システムにおいて使用できることを述べておく。従って
本発明の理解に必要なシステムの情報と制御信号につい
てだけ、以下の説明では述べることにする。更に第１２
図のシステムはストアドブログラム方式のシステムとし
て実現されているから、本発明はシステムの全体のプロ
グラム構造とインタフェースしなければならない。従っ
て、本発明の説明に当っては、以下の説明において、本
発明を理解するのに必要となる種々のシステム構成要素
、制御信号或はプログラム構造との相関関係についての
み含めるこことする。
同一のポートモジュール（例えば、１０１−１）の端末
（例えば、Ｔｌｌ及びＴ５８）の間のモジュール内呼の
間では、データはモジュール間データ回路（ＩＤＣ）１
２１−１及びＴＭ３１８０には送られない。しかし、ポ
ートモジュール１０１−１と１０１−Ｎの端末の間のモ
ジュール間の呼はＩＤＣ１２１−１，７ＭＳ１８０及び
ＩＤＣ１２１−Ｎを通る。モジュール間の呼はＩＤＣユ
ニットによってより多くのバッファリングが行なわれる
ことになるので、交叉接続の影響を受けやすい。従って
、モジュール間の呼については交叉接続の確率が高いこ
とになる。タイムスロットの交叉接続の最も生じやすい
原因はＩＤ、Ｃユニットの種々のバッファ２．０１．２
０２及び２０３を読み書きする際のアドレス誤りである
。本発明はＩＤＣユニットによって取扱われるデータ転
送のタイムスロット完全性をチェックするものである。
（例えば、Ｔｌｌ及びＴ５８）の間のモジュール内呼の
間では、データはモジュール間データ回路（ＩＤＣ）１
２１−１及びＴＭ３１８０には送られない。しかし、ポ
ートモジュール１０１−１と１０１−Ｎの端末の間のモ
ジュール間の呼はＩＤＣ１２１−１，７ＭＳ１８０及び
ＩＤＣ１２１−Ｎを通る。モジュール間の呼はＩＤＣユ
ニットによってより多くのバッファリングが行なわれる
ことになるので、交叉接続の影響を受けやすい。従って
、モジュール間の呼については交叉接続の確率が高いこ
とになる。タイムスロットの交叉接続の最も生じやすい
原因はＩＤ、Ｃユニットの種々のバッファ２．０１．２
０２及び２０３を読み書きする際のアドレス誤りである
。本発明はＩＤＣユニットによって取扱われるデータ転
送のタイムスロット完全性をチェックするものである。
各ＩＤＣは又それに関連したポートモジュールからのデ
ータをバッファし、ＴＭ３１８０のバッファに対するデ
ータ転送の同期を行なう。
ータをバッファし、ＴＭ３１８０のバッファに対するデ
ータ転送の同期を行なう。
従って、回路或は光ケーブルの長さく例えば、１２５−
１）によって生ずる遅延は補正される。各々のＩＤＣ（
例えば、１２１−１）は等しく、モジュール間データス
トア（Ｉ ＤＣ１１２２−１）光ガイドインタフェース
（ＬＧ １１２３−１）光ケーブル１２５−１を通して
通信するための一対の光ファイバデータリンク回 ）路
（ＬＣ，１２４−１と１２６−１）及びモジュールイン
ターフェース（Ｍｌ、１２７−１）を含んでいる＝ 第２図にはモジュール間データ回路（ＩＤＣ）をより詳
細−に図示している。ＩＤＳ、ＬＧＩ及びＭＩ回路の各
々はタイムスロット完全性チェックを必要とするランダ
ムアクセスメモリー（ＲＡＭ）のデータバッファ（２０
１，２０２，２０３）がある。ＩＤＳの信号ａ（２０４
）と宛先（２０５）のＲＡＭを除けば、モジュール間デ
ータ回路中の三つのデータバッファ（２０１，２０２，
２０３）は同様の設計によるもので、誤りの定義と検出
もこれらの三つのバッファについて同様である。これら
のＲＡＭデータバッファにはアドレス誤りに三つの一般
的源がある。読み出しアドレス発生器或はバスドライバ
の誤り、書き込みアドレス発生器或はバスドライバの誤
り及びＲＡＭの内部アドレス回路の誤りである。これら
の周知のメモリーアドレス回路は第２図には図示してい
ない。
１）によって生ずる遅延は補正される。各々のＩＤＣ（
例えば、１２１−１）は等しく、モジュール間データス
トア（Ｉ ＤＣ１１２２−１）光ガイドインタフェース
（ＬＧ １１２３−１）光ケーブル１２５−１を通して
通信するための一対の光ファイバデータリンク回 ）路
（ＬＣ，１２４−１と１２６−１）及びモジュールイン
ターフェース（Ｍｌ、１２７−１）を含んでいる＝ 第２図にはモジュール間データ回路（ＩＤＣ）をより詳
細−に図示している。ＩＤＳ、ＬＧＩ及びＭＩ回路の各
々はタイムスロット完全性チェックを必要とするランダ
ムアクセスメモリー（ＲＡＭ）のデータバッファ（２０
１，２０２，２０３）がある。ＩＤＳの信号ａ（２０４
）と宛先（２０５）のＲＡＭを除けば、モジュール間デ
ータ回路中の三つのデータバッファ（２０１，２０２，
２０３）は同様の設計によるもので、誤りの定義と検出
もこれらの三つのバッファについて同様である。これら
のＲＡＭデータバッファにはアドレス誤りに三つの一般
的源がある。読み出しアドレス発生器或はバスドライバ
の誤り、書き込みアドレス発生器或はバスドライバの誤
り及びＲＡＭの内部アドレス回路の誤りである。これら
の周知のメモリーアドレス回路は第２図には図示してい
ない。
単一アドレス誤りだけを仮定すれば、各々の源の現在の
検出方法に識別可能である。。
検出方法に識別可能である。。
本発明に従えば、Ｎデータフレーム毎にデータフレーム
の各データワードの制御ビットは既知の２進シーケンス
に置換され、データバッファのアドレス誤りと交叉接続
が検出される。ここに開示する実施例では、Ｎ＝１であ
り、従って周知の擬似乱数シーケンス（以降ＰＲ３）が
交互のデータフレームで、ビット毎にデータフレームの
順次のタイムスロットのデータワードの予め定められた
制御ビット位置に挿入される。第３図はモジュール間デ
ーダ伝送のためのデータワード形式を図示しており、フ
レームビット、所定のビット及びその他の制御、データ
及びパリティビットを含んでいる。ひとつぉきのデータ
フレームの各タイムスロットのデータワードＴＳＯ乃至
ＴＳ２５５の予め定められたビット（完全性ピッ）位置
であるビット１は、夫々ＰＲ３の完全性チェックビット
ＰＳＲＯ乃至ＰＳＲ２５５或はオンライン制御ビットの
いずれかを含んでいる。
の各データワードの制御ビットは既知の２進シーケンス
に置換され、データバッファのアドレス誤りと交叉接続
が検出される。ここに開示する実施例では、Ｎ＝１であ
り、従って周知の擬似乱数シーケンス（以降ＰＲ３）が
交互のデータフレームで、ビット毎にデータフレームの
順次のタイムスロットのデータワードの予め定められた
制御ビット位置に挿入される。第３図はモジュール間デ
ーダ伝送のためのデータワード形式を図示しており、フ
レームビット、所定のビット及びその他の制御、データ
及びパリティビットを含んでいる。ひとつぉきのデータ
フレームの各タイムスロットのデータワードＴＳＯ乃至
ＴＳ２５５の予め定められたビット（完全性ピッ）位置
であるビット１は、夫々ＰＲ３の完全性チェックビット
ＰＳＲＯ乃至ＰＳＲ２５５或はオンライン制御ビットの
いずれかを含んでいる。
第２図及び第３図を参照すれば、交叉接続は本発明に従
って、次のようにした検出される。
って、次のようにした検出される。
２５６ビツトの長さのＰＲＳが各タイムスロットの予め
定められたビット位置である、ビット１に完全性ビット
送信回路２０６によって挿入される。完全性ビーットチ
ェック回路２２０はシーケンシャルのタイムスロットデ
ータワードの完全性ビット位置から受信されたシーケン
スを回路２０６によって送られたＰＲＳ信号と比較する
。回路２０６と２２０のＰＲ３信号は、その間にビット
同期を保つことができれば、別々の信号源から誘導して
もよいことに注意されたい。もし受信されたシーケンス
がＰＲＳシーケンスに等しければ、アドレス誤りは生じ
てい、ないことになり、タイムスロットの交叉接続は存
在しない。完全性ビット送信回路２０６とチェック回路
２２０はＴＭＳ端にあり、信号は同期しているから、チ
ェック回路２２０における検出プロセスは単純化される
。完全性ビット送信回路２０６とチェック回路２２０は
ＩＤＣ回路を通るフレームの整数倍に等しい任意の遅延
について同期状態を保つようになっている。完全性ビッ
ト送信回路２０６とチェック回路２２０は各々がＰＲＳ
を発生する手段を持つ限り同一の場所に存在することは
ない。もし誤りが検出されると、システム制御に知らさ
れ、どのデータバッファ及び／或はタイムスロットで誤
りが生じたかを検出するために、適切なプログラムが呼
び出される。ＰＲ３信号は第２図の全てのバッファを通
ってゆくから、これは同時に全てのバッファを検査する
ことになる。従って、三つのバッファのいずれで誤りが
生じても、これが検出される。更に、ＰＲＳは一義的な
予め定められたシーケンスであるから、チェック回路２
２０は回路２０６で使用されたのと同一のフルボリズム
を使用してＰＲＳを発生し、どのタイムスロットが次に
予期されるかを数学的に判定することができる。従って
、完全性ビット位置の誤りを検出する他に、−実施−に
おけるチ ８ニック回路２２０は誤りが生じたタイムス
ロットを判定するように構成できる。完全性ビットに誤
りが生じたタイムスロットを知ったあと、チェック回路
２２０はその情報をシステム制御に送ることができる。
定められたビット位置である、ビット１に完全性ビット
送信回路２０６によって挿入される。完全性ビーットチ
ェック回路２２０はシーケンシャルのタイムスロットデ
ータワードの完全性ビット位置から受信されたシーケン
スを回路２０６によって送られたＰＲＳ信号と比較する
。回路２０６と２２０のＰＲ３信号は、その間にビット
同期を保つことができれば、別々の信号源から誘導して
もよいことに注意されたい。もし受信されたシーケンス
がＰＲＳシーケンスに等しければ、アドレス誤りは生じ
てい、ないことになり、タイムスロットの交叉接続は存
在しない。完全性ビット送信回路２０６とチェック回路
２２０はＴＭＳ端にあり、信号は同期しているから、チ
ェック回路２２０における検出プロセスは単純化される
。完全性ビット送信回路２０６とチェック回路２２０は
ＩＤＣ回路を通るフレームの整数倍に等しい任意の遅延
について同期状態を保つようになっている。完全性ビッ
ト送信回路２０６とチェック回路２２０は各々がＰＲＳ
を発生する手段を持つ限り同一の場所に存在することは
ない。もし誤りが検出されると、システム制御に知らさ
れ、どのデータバッファ及び／或はタイムスロットで誤
りが生じたかを検出するために、適切なプログラムが呼
び出される。ＰＲ３信号は第２図の全てのバッファを通
ってゆくから、これは同時に全てのバッファを検査する
ことになる。従って、三つのバッファのいずれで誤りが
生じても、これが検出される。更に、ＰＲＳは一義的な
予め定められたシーケンスであるから、チェック回路２
２０は回路２０６で使用されたのと同一のフルボリズム
を使用してＰＲＳを発生し、どのタイムスロットが次に
予期されるかを数学的に判定することができる。従って
、完全性ビット位置の誤りを検出する他に、−実施−に
おけるチ ８ニック回路２２０は誤りが生じたタイムス
ロットを判定するように構成できる。完全性ビットに誤
りが生じたタイムスロットを知ったあと、チェック回路
２２０はその情報をシステム制御に送ることができる。
システム制御は次に問題を分離し、問題の回路を除去す
るか、切替を行なうなどの訂正動作を行なう。
るか、切替を行なうなどの訂正動作を行なう。
一例として、ひとつのバッファの書き込みアドレス回路
の最上位のアドレスビットが不動作になるか、論理０状
態から変化しなくなったものと仮定しよう。従って、そ
のバッファの上の半分に対する全ての書き込み動作で、
実際にはそのバッファの下半分への書き込みが行なわれ
ることになる。然しこのような状態でも必ずしもタイム
スロット交叉接続誤りが生じないこともあることに注意
して頂きたい。例えば、バッファの上半分に対する誤っ
た書き込みの試行が生ずる前にバッファの下半分に対す
る読み出しが行なわれれば、そのときには書き込み回路
はもはやバッファの上半分には書き込むことができない
から、バッファの上半分のデータがその前のフレームの
状態になっている限り、バッファの下半分の情報はまだ
正しいことになる。然し、完全性ビットは各フレームで
ＰＲＳのビットとオンライン制御ビットで切替えられる
から、チェック回路はバッファの上半分の全てのタイム
スロットについて、完全性ビット位置に定常のオンライ
ン°ビットがあっても１．定常のＰＲＳピントがあって
も、これを直ちに検出することができる。
の最上位のアドレスビットが不動作になるか、論理０状
態から変化しなくなったものと仮定しよう。従って、そ
のバッファの上の半分に対する全ての書き込み動作で、
実際にはそのバッファの下半分への書き込みが行なわれ
ることになる。然しこのような状態でも必ずしもタイム
スロット交叉接続誤りが生じないこともあることに注意
して頂きたい。例えば、バッファの上半分に対する誤っ
た書き込みの試行が生ずる前にバッファの下半分に対す
る読み出しが行なわれれば、そのときには書き込み回路
はもはやバッファの上半分には書き込むことができない
から、バッファの上半分のデータがその前のフレームの
状態になっている限り、バッファの下半分の情報はまだ
正しいことになる。然し、完全性ビットは各フレームで
ＰＲＳのビットとオンライン制御ビットで切替えられる
から、チェック回路はバッファの上半分の全てのタイム
スロットについて、完全性ビット位置に定常のオンライ
ン°ビットがあっても１．定常のＰＲＳピントがあって
も、これを直ちに検出することができる。
バッファの上半分に対する誤った書き込みの試行が生じ
たあと、バッファの下半分の読み出しを行なったときに
、バッファの上半分に存在すべきデータがバッファの下
半分に書き込まれているからタイムスロットの交叉接続
誤りが生ずることになる。ＰＲＳが予期したものではな
いので、チェック回路２２０はこの誤りを検出する。パ
リティはデータが正しいことだけを検出し、データが正
しいタイムスロットにあるかは検出しないので、これら
の検出された誤りは、パリティ誤り回路では検出されな
いものであることに注意しておく。
たあと、バッファの下半分の読み出しを行なったときに
、バッファの上半分に存在すべきデータがバッファの下
半分に書き込まれているからタイムスロットの交叉接続
誤りが生ずることになる。ＰＲＳが予期したものではな
いので、チェック回路２２０はこの誤りを検出する。パ
リティはデータが正しいことだけを検出し、データが正
しいタイムスロットにあるかは検出しないので、これら
の検出された誤りは、パリティ誤り回路では検出されな
いものであることに注意しておく。
第３図に図示するように、フレームｎ−１とｎ＋１の間
で、完全性チェックのＰＲＳビットはビットｌの場所に
挿入される。然しフレームｎの間には、一定の論理レベ
ルを持つ制御ビット、すなわち−・実施例におけるオン
ラインビットが各々タイムスロットの完全性ピッ）ｌに
挿入される。
で、完全性チェックのＰＲＳビットはビットｌの場所に
挿入される。然しフレームｎの間には、一定の論理レベ
ルを持つ制御ビット、すなわち−・実施例におけるオン
ラインビットが各々タイムスロットの完全性ピッ）ｌに
挿入される。
以下で−は、第１図に図示したシステムによるオンライ
ンピッ）・の使用方法について簡単に説明する。第１図
に図示したシステムのある実施例では一つ以上の１ＭＳ
１８０を含むことがあるから、オンラインビットはポー
トモジュールに対して、特定のＴＭＳがオンラインかど
うかを示す。従って、ボートモジュールはそれがそのＴ
ＭＳを聴くべきことを知っている。この実施例において
は、パリティ回路はこの予約されたビット位置を含んで
いない。７ＭＳオンラインステータスをＬＧＩに与える
ために、Ｔ Ｍ Ｓオンラインステータスの値は各フレ
ームでラッチされ、交互のフレームの間にＤＣチェック
信号として挿入される。従って、ビｙ ） １はあるフ
レームのＰＲＳチェック信号を含み、次にあるフレーム
で７ＭＳオンラインステータス（ＤＣチェック信号とし
て）を含み、次のフレームではＰＲＳチェック信号とな
るというように続くことになる。
ンピッ）・の使用方法について簡単に説明する。第１図
に図示したシステムのある実施例では一つ以上の１ＭＳ
１８０を含むことがあるから、オンラインビットはポー
トモジュールに対して、特定のＴＭＳがオンラインかど
うかを示す。従って、ボートモジュールはそれがそのＴ
ＭＳを聴くべきことを知っている。この実施例において
は、パリティ回路はこの予約されたビット位置を含んで
いない。７ＭＳオンラインステータスをＬＧＩに与える
ために、Ｔ Ｍ Ｓオンラインステータスの値は各フレ
ームでラッチされ、交互のフレームの間にＤＣチェック
信号として挿入される。従って、ビｙ ） １はあるフ
レームのＰＲＳチェック信号を含み、次にあるフレーム
で７ＭＳオンラインステータス（ＤＣチェック信号とし
て）を含み、次のフレームではＰＲＳチェック信号とな
るというように続くことになる。
上述したアドレス誤りを検出するためのＰＲ３完全性チ
ェックビットの利用方法について、以下に述べる。読み
出しアドレス回路の誤りが生ずると、正しく書き込まれ
たタイムスロ、トはＲＡＭバッファ（２０１，２０２及
び２０３）の位置の全て、或は一部から誤った順序で読
み出されることになる。タイムスロットのデータをその
タイムスロット番号に写像することによって、この誤り
が検出できる。このような写像は各タイムスロットのビ
ットＯの位置に現われるフレーミング信号によって既に
実行 ）されている、ＰＨ１の１ビツトをＲＡＭバッフ
ァに書き込む前に各タイムスロットの完全性ビット位置
（ピッ）１）に挿入し、この完全性ビットを読み出しの
あとで、既知の（ＰＨ１）シーケンスと比較することに
よって、読み出しア。
ェックビットの利用方法について、以下に述べる。読み
出しアドレス回路の誤りが生ずると、正しく書き込まれ
たタイムスロ、トはＲＡＭバッファ（２０１，２０２及
び２０３）の位置の全て、或は一部から誤った順序で読
み出されることになる。タイムスロットのデータをその
タイムスロット番号に写像することによって、この誤り
が検出できる。このような写像は各タイムスロットのビ
ットＯの位置に現われるフレーミング信号によって既に
実行 ）されている、ＰＨ１の１ビツトをＲＡＭバッフ
ァに書き込む前に各タイムスロットの完全性ビット位置
（ピッ）１）に挿入し、この完全性ビットを読み出しの
あとで、既知の（ＰＨ１）シーケンスと比較することに
よって、読み出しア。
ドレス誤りが検出される。ここに開示する実施例におい
ては、フレーミング信号（ビット０）もまた長さ２５６
のＰＨ１であるから、簡単のためとデータ路のフレーム
同期回路の混乱を防止するために、各データワードの完
全性ビット（ピッ）０）の信号として、フレーム信号を
反転したものが使用される。この反転されたフレー−ム
信号は本明細書で以下ＰＲ３すなわち擬似ランダムシー
ケンスと呼ばれる。
ては、フレーミング信号（ビット０）もまた長さ２５６
のＰＨ１であるから、簡単のためとデータ路のフレーム
同期回路の混乱を防止するために、各データワードの完
全性ビット（ピッ）０）の信号として、フレーム信号を
反転したものが使用される。この反転されたフレー−ム
信号は本明細書で以下ＰＲ３すなわち擬似ランダムシー
ケンスと呼ばれる。
書き込みアドレス回路に誤りが生ずると、タイムスロッ
トがＲＡＭ位置の全て或は一部で、誤った順序で書き込
まれることになる。ＲＡＭの全体のメモリー空間で誤っ
た書き込みアドレスが生ずると、これは前のパラグラフ
で述べたＰＲＳチェックによって検出される。ＲＡＭの
一部にしか書き込みを行なわないのであれば、ＲＡＭの
残りの部分は前のフレームで正しく書き込まれたデータ
を含んでいることになる。ＲＡＭの書き込みアクティブ
のサブセットでは、正しく書き込みまれたデータが誤っ
て書き込まれたデータと共存し、その各々が連続的に前
者に書かれてゆくことになる。良いデータが悪いデータ
の上に書かれる前にその位置が読み出されれば、ＰＲ３
完全性チェック回路によって誤が検出される。誤ったデ
ータが正しいデータの上に書かれる前に読み出し動作が
行なわれれば、交叉接続は生ぜず、Ｐ−Ｒ３検査によっ
て誤りは検出されない。この第２の場合には、前のフレ
ームからのデータは書き込みインアクティブのＲＡＭ位
置に対応するタイムスロットの間に送られることになる
。各タイムスロットの予約されたビット位置でＰＲＳチ
ェック信号と一定の論理レベル（オンライン或はＤＣチ
ェック信号と呼ぶ）のフレームを交代することによって
この誤りが検出できる。
トがＲＡＭ位置の全て或は一部で、誤った順序で書き込
まれることになる。ＲＡＭの全体のメモリー空間で誤っ
た書き込みアドレスが生ずると、これは前のパラグラフ
で述べたＰＲＳチェックによって検出される。ＲＡＭの
一部にしか書き込みを行なわないのであれば、ＲＡＭの
残りの部分は前のフレームで正しく書き込まれたデータ
を含んでいることになる。ＲＡＭの書き込みアクティブ
のサブセットでは、正しく書き込みまれたデータが誤っ
て書き込まれたデータと共存し、その各々が連続的に前
者に書かれてゆくことになる。良いデータが悪いデータ
の上に書かれる前にその位置が読み出されれば、ＰＲ３
完全性チェック回路によって誤が検出される。誤ったデ
ータが正しいデータの上に書かれる前に読み出し動作が
行なわれれば、交叉接続は生ぜず、Ｐ−Ｒ３検査によっ
て誤りは検出されない。この第２の場合には、前のフレ
ームからのデータは書き込みインアクティブのＲＡＭ位
置に対応するタイムスロットの間に送られることになる
。各タイムスロットの予約されたビット位置でＰＲＳチ
ェック信号と一定の論理レベル（オンライン或はＤＣチ
ェック信号と呼ぶ）のフレームを交代することによって
この誤りが検出できる。
ＲＡＭそのものによるアドレス誤りがあると書き込みと
読み出しの両方で誤った位置がアクセスされる。然し同
一のアドレスが与えられれば、読み出しと書き込みの両
方で同一の位置がアクセスされる。ＲＡＭからの読み出
しの順序が変わると、交叉接続が生ずることがあり、Ｐ
ＲＳチェック回路によって検出される。もしタイムスロ
ットの順序の変化が生じなければ、交叉接続は存在せず
、誤りは検出されない。この第２の場合は許容できる。
読み出しの両方で誤った位置がアクセスされる。然し同
一のアドレスが与えられれば、読み出しと書き込みの両
方で同一の位置がアクセスされる。ＲＡＭからの読み出
しの順序が変わると、交叉接続が生ずることがあり、Ｐ
ＲＳチェック回路によって検出される。もしタイムスロ
ットの順序の変化が生じなければ、交叉接続は存在せず
、誤りは検出されない。この第２の場合は許容できる。
第２図に戻って、完全性ビット回路２０６は・ＴＭＳ
（第１図の１８０）から受信されたモジュール間データ
ワードのビット位置１に、１つおきのデータフレームで
、完全性ビット（ビット１）を挿入する。フレームビッ
ト回路２０７はフレーミングビットをビット０として追
加し、光送信機２０８は光ケーブル１２５−１を通して
信号を送出する。光受信機２０９が信号を受信し、リフ
レーム回路２１０がデータのフレーム同期をとる。オン
ライン検出回路２１１は適切な１つおきのデータフレー
ム中のオンラインビットの存在を検出する。パリティ回
路２１２はデータフレームの各タイムスロット中タワー
ドはローカルタイミング回路の制御によって、アドレス
回路（図示せず）によって、データバッファ２０１との
間で読み書きされる。
（第１図の１８０）から受信されたモジュール間データ
ワードのビット位置１に、１つおきのデータフレームで
、完全性ビット（ビット１）を挿入する。フレームビッ
ト回路２０７はフレーミングビットをビット０として追
加し、光送信機２０８は光ケーブル１２５−１を通して
信号を送出する。光受信機２０９が信号を受信し、リフ
レーム回路２１０がデータのフレーム同期をとる。オン
ライン検出回路２１１は適切な１つおきのデータフレー
ム中のオンラインビットの存在を検出する。パリティ回
路２１２はデータフレームの各タイムスロット中タワー
ドはローカルタイミング回路の制御によって、アドレス
回路（図示せず）によって、データバッファ２０１との
間で読み書きされる。
完全性ビットｌ以外のタイムスロットデータは、ＲＡＭ
バッファ２０１から読み出され、モジュール１０１−１
との通信のために信号源ＲＡＭ２０４に格納される。完
全性ビットｌはループ回路２１３によって宛先ＲＡＭ２
０５の出力に接続される。ループ回路はバッファ２０１
の出力からの完全性ピッ）ｌをラッチし、これを宛先Ｒ
ＡＭ２０５の出力に与える単なるＤ型りリップフロンプ
で構成できる。
バッファ２０１から読み出され、モジュール１０１−１
との通信のために信号源ＲＡＭ２０４に格納される。完
全性ビットｌはループ回路２１３によって宛先ＲＡＭ２
０５の出力に接続される。ループ回路はバッファ２０１
の出力からの完全性ピッ）ｌをラッチし、これを宛先Ｒ
ＡＭ２０５の出力に与える単なるＤ型りリップフロンプ
で構成できる。
宛先ＲＡＭ２０５はポートモジュール１ｏｔ−１からの
モジュール間タイムスロットデータを受信し、これに対
してループ回路２１３から。つゆ□１１２．ヵ９□□ゎ
、□−２，７，７）２０２に送られる。ＲＡＭバッファ
２０２との間の書き込み及び読み出しを制御するアドレ
ス回路はローカルタイミング回路の制御下に動作する。
モジュール間タイムスロットデータを受信し、これに対
してループ回路２１３から。つゆ□１１２．ヵ９□□ゎ
、□−２，７，７）２０２に送られる。ＲＡＭバッファ
２０２との間の書き込み及び読み出しを制御するアドレ
ス回路はローカルタイミング回路の制御下に動作する。
データバッファから読み出されたモジュール間タイムス
ロットのデータはフレーム回路２１４によって追加され
たフレーミングビットを有し、光送信機２１５によって
光ケーブルを通して送信される。
ロットのデータはフレーム回路２１４によって追加され
たフレーミングビットを有し、光送信機２１５によって
光ケーブルを通して送信される。
一光受信機２１６はリフレーム回路２１７によってフレ
ーム同期されるデータを受信し、これをフルフレームデ
ータバッファ２０３に記憶する。各々のＭＩ （例えば
、１２７−１）のフルフレームバッファ（例え（ｆ、２
０３）は各ポートモジュール（例えば、１０１−１）か
らの信号をＴＭＳ １８０に対して同期するのに使用さ
れる。アドレス回路（図示せず）はＴＭＳタイミング回
路の同期制御の下にフルフレームバッファ２０３への書
き込み及び読み出しを制御する。モジュール間タイムス
ロットデータがデターパッファ２０３から読み出された
後で、完全性ビットチェック回路２２０によって各タイ
ムスロットの完全性ビットが検査され、パリティ回路２
１９によってパリティが検査される。このモジュール間
タイムスロットデータはＴＭＳ（第１図の１８０）に送
信される。タイムスロットの完全性ビットを完全性ビッ
ト挿入回路２０６によって挿入された値と比較したとき
に、そのタイムスロットの完全性ビットと一致しなけれ
ば、システム制御１００に対して誤り出力信号が送られ
る。次にシステム制御ｌＯＯは診断メツセージを出力し
て、システム管理者がアドレス誤りを生じた回路を識別
するようにする。
ーム同期されるデータを受信し、これをフルフレームデ
ータバッファ２０３に記憶する。各々のＭＩ （例えば
、１２７−１）のフルフレームバッファ（例え（ｆ、２
０３）は各ポートモジュール（例えば、１０１−１）か
らの信号をＴＭＳ １８０に対して同期するのに使用さ
れる。アドレス回路（図示せず）はＴＭＳタイミング回
路の同期制御の下にフルフレームバッファ２０３への書
き込み及び読み出しを制御する。モジュール間タイムス
ロットデータがデターパッファ２０３から読み出された
後で、完全性ビットチェック回路２２０によって各タイ
ムスロットの完全性ビットが検査され、パリティ回路２
１９によってパリティが検査される。このモジュール間
タイムスロットデータはＴＭＳ（第１図の１８０）に送
信される。タイムスロットの完全性ビットを完全性ビッ
ト挿入回路２０６によって挿入された値と比較したとき
に、そのタイムスロットの完全性ビットと一致しなけれ
ば、システム制御１００に対して誤り出力信号が送られ
る。次にシステム制御ｌＯＯは診断メツセージを出力し
て、システム管理者がアドレス誤りを生じた回路を識別
するようにする。
フレームビット回路２０７，２１４、リフレーム回路２
１０，２１７、光送信機２０８゜２１５、光受信機２０
９．２１６、ＲＡＭバッファ２０１．２０２．２０３、
源ＲＡＭ２０４宛先ＲＡＭ２０５それにパリティ回路２
１２゜２１９は標準回路であり、これらは周知の方法で
通信システムのシステム制御ｌ或は他のユニットからの
制御信号（図示せず）に応動して周知の方法で動作し、
従って、ここではこれ以上詳細には述べない、しかし、
完全性ビット回路２０６、オンライン検出回路２１１及
び完全性ピットチェック回路２２０については以下のパ
ラグラフで詳細に説明する。以下のパラグラフでは、種
々の回路を動作するのに使用するクロック及びビット位
置信号のような種々の標準的システム制御信号がシステ
ム中で周知の方法で発生されるが、ここではこれ以１−
は説明しない。以下の回路の説明において、後にアステ
リスク（木）の付いた番号を持つリードの信号は真信号
が反転していることを示す、更に、以下の図の説明にお
いては、参照される信号、リード或は回路の位置は参照
番号の１桁で判定される（すなわち２０６は第２図にあ
る）。
１０，２１７、光送信機２０８゜２１５、光受信機２０
９．２１６、ＲＡＭバッファ２０１．２０２．２０３、
源ＲＡＭ２０４宛先ＲＡＭ２０５それにパリティ回路２
１２゜２１９は標準回路であり、これらは周知の方法で
通信システムのシステム制御ｌ或は他のユニットからの
制御信号（図示せず）に応動して周知の方法で動作し、
従って、ここではこれ以上詳細には述べない、しかし、
完全性ビット回路２０６、オンライン検出回路２１１及
び完全性ピットチェック回路２２０については以下のパ
ラグラフで詳細に説明する。以下のパラグラフでは、種
々の回路を動作するのに使用するクロック及びビット位
置信号のような種々の標準的システム制御信号がシステ
ム中で周知の方法で発生されるが、ここではこれ以１−
は説明しない。以下の回路の説明において、後にアステ
リスク（木）の付いた番号を持つリードの信号は真信号
が反転していることを示す、更に、以下の図の説明にお
いては、参照される信号、リード或は回路の位置は参照
番号の１桁で判定される（すなわち２０６は第２図にあ
る）。
第４図はタイムスロット完全性チェックのために使用さ
れる完全性ビットを発生して送信するための完全性ビッ
ト回路２０６の一実施例を図示している。Ｄ型クリップ
プロップ４０１がカウンタとして接続されていてフレー
ムクロック信号ＦＲＭを２逓陰して、各タイムスロット
データワードのビットＩＢＩＴＩ木としてラッチされた
オンライン信号０ＮＬＩＮＥ末或はＰＲＳビットＰＲＳ
のいずれかを選択する゛。先に述べたように、ここに開
示する実施例では完全性ビー／ ）のチェックのために
反転されたフレームシーケンスを使用する。オンライン
信号０ＮＬＩＮＥ本はＤ型フリップフロップ４０２を使
ってラッチされ・る。フリップフロップ４０２の出力は
Ａｎｄ−Ｏｒ−反転回路４０３に接続されており、フリ
ップフロップ４０１からのフレーム選択出力Ｆ’ＳＥＬ
によって交互のフレームで信号ＢＩＴ１本として選択さ
れる。信号ＢＩＴｌ木はフレーム挿入回路２０７の出力
となって送信される。
れる完全性ビットを発生して送信するための完全性ビッ
ト回路２０６の一実施例を図示している。Ｄ型クリップ
プロップ４０１がカウンタとして接続されていてフレー
ムクロック信号ＦＲＭを２逓陰して、各タイムスロット
データワードのビットＩＢＩＴＩ木としてラッチされた
オンライン信号０ＮＬＩＮＥ末或はＰＲＳビットＰＲＳ
のいずれかを選択する゛。先に述べたように、ここに開
示する実施例では完全性ビー／ ）のチェックのために
反転されたフレームシーケンスを使用する。オンライン
信号０ＮＬＩＮＥ本はＤ型フリップフロップ４０２を使
ってラッチされ・る。フリップフロップ４０２の出力は
Ａｎｄ−Ｏｒ−反転回路４０３に接続されており、フリ
ップフロップ４０１からのフレーム選択出力Ｆ’ＳＥＬ
によって交互のフレームで信号ＢＩＴ１本として選択さ
れる。信号ＢＩＴｌ木はフレーム挿入回路２０７の出力
となって送信される。
システム制御１００からのオンライン信号０ＮＬＩＮＥ
木は又ＤＣチェック信号として使用され、これは７Ｍ３
１８０に対して交叉接続を生じないデータバッファアド
レス誤りを示す。
木は又ＤＣチェック信号として使用され、これは７Ｍ３
１８０に対して交叉接続を生じないデータバッファアド
レス誤りを示す。
ＱｑＩ）ＣＴＥＳＴ＊り、ｍ＊ｏ−ｃア；ｂｈｓ＜ｔｔ
、 １フリツプフロツプ４０１はクリア状態に保たれ出
力ＦＳＥＬは論理０であり、出力ＦＳＥＬ本は論理ｌで
ある。これによってＤＣテスト信号０ＮＬＩＮＥ末はゲ
ート４０３からＢ、ＩＴＩ本信号として交互のフレーム
で出力されないことになる。
、 １フリツプフロツプ４０１はクリア状態に保たれ出
力ＦＳＥＬは論理０であり、出力ＦＳＥＬ本は論理ｌで
ある。これによってＤＣテスト信号０ＮＬＩＮＥ末はゲ
ート４０３からＢ、ＩＴＩ本信号として交互のフレーム
で出力されないことになる。
ＰＲ３信号信号３と制御信号ＰＲ３ＴＥＳＴは排他的Ｏ
ｒ回路４０４に接続されている。ＰＲ３ＴＥＳＴが論理
ｌであるとき、ＰＲ３信号は反転されてＰＲＳチェック
信号として交互のフレームで送出される。二つのテスト
信号ＤＣＴＥＳＴ本とＰＲ３ＴＥＳＴはモジュールイン
タフェース（第１図の１２７−１）にある制御レジスタ
（図示せず）により復号される。第５図に図示する内容
を持つ制御レジスタはシステム制御１００に対してハー
ドウェア検出故障を報告し、モジュールインタフェース
（例えば、１２７−１）の制御を与える。従って、例え
ば、フレーム誤り、フレーム外れ、パリティ誤り条件が
第２図の関連した回路で検出されると、制御レジスタの
ビット４，２及びｌで夫々の条件が示されることになる
。、ビット０は制御レジスタのバッファ誤りビットであ
り、これはｆｌＳ６ｖ４に詳細に図示した完全性ビット
チェック回路２２０の誤り信号ＥＲＲ本出力出力って発
生される。
ｒ回路４０４に接続されている。ＰＲ３ＴＥＳＴが論理
ｌであるとき、ＰＲ３信号は反転されてＰＲＳチェック
信号として交互のフレームで送出される。二つのテスト
信号ＤＣＴＥＳＴ本とＰＲ３ＴＥＳＴはモジュールイン
タフェース（第１図の１２７−１）にある制御レジスタ
（図示せず）により復号される。第５図に図示する内容
を持つ制御レジスタはシステム制御１００に対してハー
ドウェア検出故障を報告し、モジュールインタフェース
（例えば、１２７−１）の制御を与える。従って、例え
ば、フレーム誤り、フレーム外れ、パリティ誤り条件が
第２図の関連した回路で検出されると、制御レジスタの
ビット４，２及びｌで夫々の条件が示されることになる
。、ビット０は制御レジスタのバッファ誤りビットであ
り、これはｆｌＳ６ｖ４に詳細に図示した完全性ビット
チェック回路２２０の誤り信号ＥＲＲ本出力出力って発
生される。
ＭＩＳＣレジスタのビット５及び６（ＴＥＳＴＯ及びＴ
ＥＳＴＩ）はソフトウェア保守プログラムによって発生
され、第５図に図示するように復号されて、パリティＧ
ＥＮＰＡＲ１擬似ランダムシーケンステストＰＲ３ＴＥ
ＳＴ、ＤＣＴＥＳＴのようなテスト信号と機能を生じ、
これは第１図の種々の回路によって利用される。
ＥＳＴＩ）はソフトウェア保守プログラムによって発生
され、第５図に図示するように復号されて、パリティＧ
ＥＮＰＡＲ１擬似ランダムシーケンステストＰＲ３ＴＥ
ＳＴ、ＤＣＴＥＳＴのようなテスト信号と機能を生じ、
これは第１図の種々の回路によって利用される。
第６図と第７図のタイミング図の両方を参照して、完全
性ピットチェック回路２２０について説明スる。フルフ
レームバッファ２０３の出力は１６ビツトのタイムスロ
ットワードである。各タイムスロットデータワードのビ
ット１はリードＦＦＢＩに現われる。信号はタイムスロ
ットクロック（７０１）のＴＳＣＬＫ木の立上がりでＤ
型フリップフロップ６０１にラッチされる。従ってブリ
ップフロップ６０１は信号ＦＦＢＩを１タイムスロツト
だけ遅延させる。
性ピットチェック回路２２０について説明スる。フルフ
レームバッファ２０３の出力は１６ビツトのタイムスロ
ットワードである。各タイムスロットデータワードのビ
ット１はリードＦＦＢＩに現われる。信号はタイムスロ
ットクロック（７０１）のＴＳＣＬＫ木の立上がりでＤ
型フリップフロップ６０１にラッチされる。従ってブリ
ップフロップ６０１は信号ＦＦＢＩを１タイムスロツト
だけ遅延させる。
フリップフロップ６０１のＱ出力であるＤｏ、Ｔは排他
的Ｏｒゲート６０２で信号ＰＲ３と比較される。信号Ｐ
Ｒ３は完全性ビット回路２０６によって発生されるので
ある。従って、第７図を参照すれば、時刻７０１におい
て、リードＤＯＴ上のタイムスロット２５５に完全性ビ
ット回路２０６によって発生された基′準ＰＲ３のビッ
ト２５５と比較される。ゲート６０２の出力はクロック
信号ＴＳＣＬＫ＊でＤ型フリフプフロ、シブ６０３にラ
ッチされる（時刻７０１）。
的Ｏｒゲート６０２で信号ＰＲ３と比較される。信号Ｐ
Ｒ３は完全性ビット回路２０６によって発生されるので
ある。従って、第７図を参照すれば、時刻７０１におい
て、リードＤＯＴ上のタイムスロット２５５に完全性ビ
ット回路２０６によって発生された基′準ＰＲ３のビッ
ト２５５と比較される。ゲート６０２の出力はクロック
信号ＴＳＣＬＫ＊でＤ型フリフプフロ、シブ６０３にラ
ッチされる（時刻７０１）。
ＰＨ１誤りを示すＰＲ３ＥＲＲプリフプフロップ６０３
のＱ出力は、フルフレームバッファから出力されたその
タイムスロット（すなわち２５５）の完全性ビットと参
照ＰＲ３（例えばビット２５５）のビットが異っている
ときに、論理ｌとなる。即ち、ＰＨ１が論理０であると
きに、ＤＯＴが論理ｌであったり、その逆であれば、Ｐ
Ｒ３ＥＲＲフリップフロップ６０３がす、信号ＦＳＥＬ
は交互のフレームで論理０とｌで切替えられ、その特定
のフレームが完全性ビットチェック（論理１）或はＤＣ
誤リすェック（論理０）の何れに使用されるかを示す。
のＱ出力は、フルフレームバッファから出力されたその
タイムスロット（すなわち２５５）の完全性ビットと参
照ＰＲ３（例えばビット２５５）のビットが異っている
ときに、論理ｌとなる。即ち、ＰＨ１が論理０であると
きに、ＤＯＴが論理ｌであったり、その逆であれば、Ｐ
Ｒ３ＥＲＲフリップフロップ６０３がす、信号ＦＳＥＬ
は交互のフレームで論理０とｌで切替えられ、その特定
のフレームが完全性ビットチェック（論理１）或はＤＣ
誤リすェック（論理０）の何れに使用されるかを示す。
第７図に図示するように、信号ＦＳＥＬは時刻７０２で
フレーム境界の変化を示す、従って、ＦＳＥＬが論理ｌ
である時に、ゲート回路６０６は信号ＰＲ３ＥＲＲをＥ
ＲＲフリップフロップ６０７にゲートし、このフリップ
フロップには信号ＴＳＣＬＫ木でクロックが与えられる
。ＰＲ３ＥＲＲが論Ｊｌである時には、誤り信号ＥＲＲ
は論理１となる（ＥＲＲ本は論理Ｏ）。システム制御ｌ
ＯＯは制御レジスタビット０を通してＥＲＲ本信号を受
信する。
フレーム境界の変化を示す、従って、ＦＳＥＬが論理ｌ
である時に、ゲート回路６０６は信号ＰＲ３ＥＲＲをＥ
ＲＲフリップフロップ６０７にゲートし、このフリップ
フロップには信号ＴＳＣＬＫ木でクロックが与えられる
。ＰＲ３ＥＲＲが論Ｊｌである時には、誤り信号ＥＲＲ
は論理１となる（ＥＲＲ本は論理Ｏ）。システム制御ｌ
ＯＯは制御レジスタビット０を通してＥＲＲ本信号を受
信する。
排他的Ｏｒゲート６０４は遅延フリップフロー／ ７’
６０１□。、ヵ。わ。７ ）ｋ ７ Ｌ、−ｊ、 ２
．７ ＃ファビッ）ｌ（ＦＦＢＩ）データを現在のタイ
ムスロットのＦＦＢＩのデータと比較してＤＣ論理レベ
ルの変化を検出する。この論理レベルに差があると、ゲ
ート６０４から論理ｌの出力が生じ、これによってクロ
ック信号ＴＳ ＣＬＫ木でＤ型フリップフロップ６０５
がセットされることになる。ＦＳＥＬ木が論理ｌ（すな
わちＦＳＥＬ＝０）の時には、信号ＰＲ３ＥＲ１’ｌの
代わりに、ＤＣＥＲＲフリップフロップ６０５のＱ出力
がゲート回路６０６によって選択される。ゲート回路６
０６の出力はクロック信号ＴＳ ＣＬＫ＊でＥＲＲフリ
ップフロップ６０７にラッチされる。
６０１□。、ヵ。わ。７ ）ｋ ７ Ｌ、−ｊ、 ２
．７ ＃ファビッ）ｌ（ＦＦＢＩ）データを現在のタイ
ムスロットのＦＦＢＩのデータと比較してＤＣ論理レベ
ルの変化を検出する。この論理レベルに差があると、ゲ
ート６０４から論理ｌの出力が生じ、これによってクロ
ック信号ＴＳ ＣＬＫ木でＤ型フリップフロップ６０５
がセットされることになる。ＦＳＥＬ木が論理ｌ（すな
わちＦＳＥＬ＝０）の時には、信号ＰＲ３ＥＲ１’ｌの
代わりに、ＤＣＥＲＲフリップフロップ６０５のＱ出力
がゲート回路６０６によって選択される。ゲート回路６
０６の出力はクロック信号ＴＳ ＣＬＫ＊でＥＲＲフリ
ップフロップ６０７にラッチされる。
フレーム信号ＥＲＭ本は時刻７０２でＰＲ５ＥＲＲフリ
ップフロップ６０３とＤＣＥＲＲフリップフロップ６０
５の両方をクリアする。両方のフリップフロップは次の
フレームでいずれのフリップフロップが使用されるとき
でもクリア状態から開始・されるようにクリアされる。
ップフロップ６０３とＤＣＥＲＲフリップフロップ６０
５の両方をクリアする。両方のフリップフロップは次の
フレームでいずれのフリップフロップが使用されるとき
でもクリア状態から開始・されるようにクリアされる。
回路２０６で示されるように、このフレーム誤り信号Ｆ
ＲＭはＦＳＥＬ信号の状態を交互に変化し、これが完全
性ビットチェック回路２２０によってＰＲＳチェック或
はＤＣチェックの内のいずれが行なわれるかを制御する
。信号ＦＲＭ木は時刻７０２で両方のフリップフロップ
６０３及び６０５をクリアしているから、ＥＲＲ本フリ
ップフロップは時刻７０３で次のクロック信号ＴＳＣＬ
Ｋ本によってセットされ、新しい°データフレームの始
めにおいては、システム制御１００には誤り条件７０４
は表示されない。
ＲＭはＦＳＥＬ信号の状態を交互に変化し、これが完全
性ビットチェック回路２２０によってＰＲＳチェック或
はＤＣチェックの内のいずれが行なわれるかを制御する
。信号ＦＲＭ木は時刻７０２で両方のフリップフロップ
６０３及び６０５をクリアしているから、ＥＲＲ本フリ
ップフロップは時刻７０３で次のクロック信号ＴＳＣＬ
Ｋ本によってセットされ、新しい°データフレームの始
めにおいては、システム制御１００には誤り条件７０４
は表示されない。
第８図を参照して、ＬＧＩ（第１図の１２３−１）のた
めのオンライン検出回路（第１図の２１１）について説
明する。オンライン検出回路はＴＭＳ １８０からの有
効なオンライン情報を検出する。各時間フレームのビッ
ト１（ＢＩＴｌ）はりフレーム回路２１０からの出方で
ある。この信号は信号ＦＡＶＡ Ｉ Ｌ木の各タイムス
ロットに”Ｉ！！ＩＤ５フリップフロップ８０１にラッ
チされる。フリップフロップ８０１のＱ出力は信号ＦＡ
ＶＡＩＬ木でＤ型フリップフロップ８０２にラッチされ
る。フリップフロップ８０１と８０２の出力Ｑ１及びＱ
２木は夫々ゲ−１８０３で排他Ｏｒされ、１６逓降カウ
ンタ８０４によって計数される。明らかに、１６以外の
固定した数をカウンタ８０４として実現することができ
る。１６個の連続したタイムスロットで出力Ｑｌと９２
本（Ｑｌの反転）が一致しな４すれば、ＢＩＴＩに変化
はなく、カウンタ８０４の出力ＲＣはＱ２木をＤ型フリ
ップフロップ８０５に入れる。フリップフロップ８０５
はＴＭＳ１８０のオンライン状態であるＴＯＮの新しい
値を表わす。フリップフロップ８０５はタイムスロット
のデータの流れが、もしフレーム外れであって、信号Ｔ
ＯＮを論理Ｏにしたときにフリップフロップ８０５はＯ
ＯＦ本でプリセットされる。ＴＭＳ １８０はＴＯＮが
論理ｌにあるときにオンラインである。タイムスロット
データの流れがフレーム外れであって、信号ＴＯＮを論
理０にしたときに、フリップフロップ８０５はＯＯＦ本
でグリセ−２トされる。
めのオンライン検出回路（第１図の２１１）について説
明する。オンライン検出回路はＴＭＳ １８０からの有
効なオンライン情報を検出する。各時間フレームのビッ
ト１（ＢＩＴｌ）はりフレーム回路２１０からの出方で
ある。この信号は信号ＦＡＶＡ Ｉ Ｌ木の各タイムス
ロットに”Ｉ！！ＩＤ５フリップフロップ８０１にラッ
チされる。フリップフロップ８０１のＱ出力は信号ＦＡ
ＶＡＩＬ木でＤ型フリップフロップ８０２にラッチされ
る。フリップフロップ８０１と８０２の出力Ｑ１及びＱ
２木は夫々ゲ−１８０３で排他Ｏｒされ、１６逓降カウ
ンタ８０４によって計数される。明らかに、１６以外の
固定した数をカウンタ８０４として実現することができ
る。１６個の連続したタイムスロットで出力Ｑｌと９２
本（Ｑｌの反転）が一致しな４すれば、ＢＩＴＩに変化
はなく、カウンタ８０４の出力ＲＣはＱ２木をＤ型フリ
ップフロップ８０５に入れる。フリップフロップ８０５
はＴＭＳ１８０のオンライン状態であるＴＯＮの新しい
値を表わす。フリップフロップ８０５はタイムスロット
のデータの流れが、もしフレーム外れであって、信号Ｔ
ＯＮを論理Ｏにしたときにフリップフロップ８０５はＯ
ＯＦ本でプリセットされる。ＴＭＳ １８０はＴＯＮが
論理ｌにあるときにオンラインである。タイムスロット
データの流れがフレーム外れであって、信号ＴＯＮを論
理０にしたときに、フリップフロップ８０５はＯＯＦ本
でグリセ−２トされる。
交互のフレーム間にビットｌによって運ばれるオンライ
ンステータス信号はＬＧＩ、１２３−１のオンライン検
出回路２１１によって検出される。検出の一方法はＭＩ
、１２７−１からどのフレームタイプが現在受信されて
いるかを判定する（或は予め知る）ことである。この方
法はＭＩとＬＧＩの間に追加の信号を必要とし、従って
コストが高くなる。ＰＲＳチェックシーケンスの擬似ラ
ンダム特性に基いた代替案の方がより効果的である。Ｌ
ＧＩオンライン検出回路２１１はピッ）１の過去の履歴
を単に監視し、ピッ）ｌがＰＨ１の１或は０の最長のラ
ンよりも長く一定の値（Ｏ或は１）のままでいたときに
、ビットｌのそのときの値がオンラインステータス信号
の値としてとられる。上述した実現法において、ＰＨ１
の最長のテンは９であり、ピッ）ｌが１６或はそれ以上
のタイムスロットにわたって一定の値であれば、ビット
１の現在の値はＴＭＳオンラインステータスとしてラッ
チされる。この方法によってＰＲＳチェック信号（すな
わち、ビット１）として交互のフレームの間に同一のビ
ット位置で伝送される低周波信号情報の有効な検出がで
きることになる。
ンステータス信号はＬＧＩ、１２３−１のオンライン検
出回路２１１によって検出される。検出の一方法はＭＩ
、１２７−１からどのフレームタイプが現在受信されて
いるかを判定する（或は予め知る）ことである。この方
法はＭＩとＬＧＩの間に追加の信号を必要とし、従って
コストが高くなる。ＰＲＳチェックシーケンスの擬似ラ
ンダム特性に基いた代替案の方がより効果的である。Ｌ
ＧＩオンライン検出回路２１１はピッ）１の過去の履歴
を単に監視し、ピッ）ｌがＰＨ１の１或は０の最長のラ
ンよりも長く一定の値（Ｏ或は１）のままでいたときに
、ビットｌのそのときの値がオンラインステータス信号
の値としてとられる。上述した実現法において、ＰＨ１
の最長のテンは９であり、ピッ）ｌが１６或はそれ以上
のタイムスロットにわたって一定の値であれば、ビット
１の現在の値はＴＭＳオンラインステータスとしてラッ
チされる。この方法によってＰＲＳチェック信号（すな
わち、ビット１）として交互のフレームの間に同一のビ
ット位置で伝送される低周波信号情報の有効な検出がで
きることになる。
以上説明したことは、本発明の一実施例にすぎない。本
発明の精神と範囲を逸脱することなく、他の構成と実施
例を当業者が工夫できることは明らかである。
発明の精神と範囲を逸脱することなく、他の構成と実施
例を当業者が工夫できることは明らかである。
第１図は本発明を使用する時分割多重通信方式のブロッ
ク図； 第２図は第１図のモジュール間データ回路の種々の回路
のブロック図； 第３図はモジュール間データ呼のデータワード形式の図
： 第４図は完全性ビット送信−路の説明図；第５図は本発
明で使用する種々の制御リードの動作状態を示す表。 第６図は完全性ビット比較回路の説明図；第７図は本発
明の詳細な説明するのに有用なタイミング図： 第８図はオンライン制御ビット検出回路の説明図である
。 〔主要部分の符号の説明〕 完全性ビット送信手段 ・・・・・・・・・２０６チ工
ツク手段 ・・・・・・・・・・・・・・・２２０記憶
手段 ・・・・・・・・・・・・・・・・・・２０３出
願人： アメ°リカン テレフォン アンドテレグラフ
カムパニー
ク図； 第２図は第１図のモジュール間データ回路の種々の回路
のブロック図； 第３図はモジュール間データ呼のデータワード形式の図
： 第４図は完全性ビット送信−路の説明図；第５図は本発
明で使用する種々の制御リードの動作状態を示す表。 第６図は完全性ビット比較回路の説明図；第７図は本発
明の詳細な説明するのに有用なタイミング図： 第８図はオンライン制御ビット検出回路の説明図である
。 〔主要部分の符号の説明〕 完全性ビット送信手段 ・・・・・・・・・２０６チ工
ツク手段 ・・・・・・・・・・・・・・・２２０記憶
手段 ・・・・・・・・・・・・・・・・・・２０３出
願人： アメ°リカン テレフォン アンドテレグラフ
カムパニー
Claims (1)
- 【特許請求の範囲】 １、 データワードのタイムスロットの順序をチェック
するための時分割多重通信方式の接続に適合したタイム
スロット完全性回路において、該完全性回路は、 多数のデータワードを含む第１のデータフレームを送信
し、各々の連続したデータワードが擬似ランダム２進シ
ーケンスの連続したビットである予め定められたビット
を持つ多数のデータワードを含む第２のデータフレーム
を該第１のデータフレームのＮ個のあとで送信するため
の完全性ビット送信手段と、受信された第２のデータフ
レームの連続したデータワードの該予め定められたビッ
トを該擬似ランダム２進シーケンスの連続したビットと
比較し、該第２のデータフレームの該受信されたデータ
ワードの該予め定められたビットの任意のものが、該擬
似ランダム２進シーケンスの関連した連続ビットと異っ
ているときには、誤り信号を発生する手段と、を含むこ
とを特徴とするタイトスロット完全性回路。 ２、特許請求の範囲第１項に記載のタイムスロット完全
性回路において、 該送信手段から受信されたデータワードを記憶し、該チ
ェック手段に対して該データワードを送信するために出
力する記憶手段を含むことを特徴とするタイムスロット
完全性回路。 ３、特許請求の範囲第１項に記載のタイムスロット完全
性回路において、 該送信手段と該チェック手段は該回路中に存在すること
を特徴とするタイムスロット完全性回路。 ４、特許請求の範囲第１項に記載のタイムスロット完全
性回路において、 該送信手段、から受信された該データワードから該予め
定められたピントを選択し、該予め定められたビットを
該チェツーり手段に送信する手段を含むことを特徴とす
るタイムスロット完全性回路。 ５、特許請求の範囲第１項に記載のタイムスロット完全
性回路において、 Ｎはｌに等しいことを特徴とするタイムスロット完全性
回路。 ６、特許請求の範囲第１項に記載のタイムスロット完全
性回路において、 該チェック手段はどの受信データが該誤り信号を生じた
かを判定する手段を含むことを特徴とするタイムスロッ
ト完全性回路。 ７、特許請求の範囲第１項に記載のタイムスロット完全
性回路において、 該予め定められたビットは該第１のデータフレームの各
々の連続したデータワードの制御ビットであることを特
徴とするタイムスロット完全性回路。 ８、特許請求の範囲第７項に記載のタイムスロット１或
は第２のデータフレームの該予め定められたビットの内
容を検出し、該予め定められたビットが一定数の連続し
たデータワードにわたって一定であれば、該第１のフレ
ームを判定するオンライン検出手段を含むことを特徴と
するタイムスロット完全性回路。 ８、時分割多重通信方式のデータワードのタイムスロッ
トの順序をチェックする方法において、 多数のデータワードを含む第１のデータフレームを送信
し、各々の連続したデータワードが擬似ランダム２進シ
ーケンスの連続したヒツトである予め定められたビット
を持つ多数のデータワードを含む第２のデータフレーム
を該第１のデータフレームのＮ個のあとで。イ１、 ） 受信されたデータフレームの連続したデータワードの該
予め定められたビットを該擬似ランダム２進シーケンス
の連続したビットと比較し、該第２のデータフレームの
受信されたデータワードの任意のものの予め定められた
ビットのいずれかが該擬似ランダム２進シーケンスの関
連した連続したビットと異っているときには誤り信号を
発生する、 ことを特徴とするデータワードのタイムスロットの順序
をチェックする方法。 １０、特許請求の範囲第９項に記載の方法において、 該送信ステップの間に送信されたデータワードを記憶し
、該チェックのステップで該データワードを出力するこ
とを特徴とするデータワードのタイムスロット順序をチ
ェックする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US613049 | 1984-05-22 | ||
| US06/613,049 US4592044A (en) | 1984-05-22 | 1984-05-22 | Apparatus and method for checking time slot integrity of a switching system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60260291A true JPS60260291A (ja) | 1985-12-23 |
Family
ID=24455659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108461A Pending JPS60260291A (ja) | 1984-05-22 | 1985-05-22 | タイムスロツト完全性回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4592044A (ja) |
| EP (1) | EP0162658A1 (ja) |
| JP (1) | JPS60260291A (ja) |
| CA (1) | CA1223985A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2181023B (en) * | 1985-09-24 | 1989-04-05 | Stc Plc | Telecommunications switching system |
| EP0227852B1 (en) * | 1985-12-23 | 1990-08-29 | International Business Machines Corporation | Local area communication system for integrated services based on a token-ring transmission medium |
| US4740961A (en) * | 1986-10-30 | 1988-04-26 | Gte Communication Systems Corporation | Frame checking arrangement for duplex time multiplexed reframing circuitry |
| EP0333942A1 (en) * | 1988-03-22 | 1989-09-27 | Hewlett-Packard Limited | Monitoring of digital transmission systems |
| ATE140117T1 (de) * | 1989-09-29 | 1996-07-15 | Siemens Ag | Schaltungsanordnung zur prüfung von teilen einer digitalen zeitmultiplex- fernmeldevermittlungsstelle, insbesondere fernsprechvermittlungsstelle |
| US5251210A (en) * | 1991-11-01 | 1993-10-05 | Ibm Corporation | Method and apparatus for transforming low bandwidth telecommunications channels into a high bandwidth telecommunication channel |
| JPH0870290A (ja) * | 1994-08-29 | 1996-03-12 | Fujitsu Ltd | 伝送装置の障害監視装置 |
| GB2345405A (en) * | 1998-12-30 | 2000-07-05 | Mitel Corp | Measuring the bit error rate of TDM telecommunications channels |
| DE19961139B4 (de) * | 1999-12-17 | 2004-09-30 | Siemens Ag | TSSI-Überwachungsvorrichtung sowie dazugehöriges Verfahren |
| GB2376378A (en) * | 2001-06-04 | 2002-12-11 | Ericsson Telefon Ab L M | Establishing a connection between a network and a new network element |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1431218A (en) * | 1973-06-15 | 1976-04-07 | Marconi Co Ltd | Pseudorandom binary sequence error counters |
| US3914740A (en) * | 1973-09-04 | 1975-10-21 | Northern Electric Co | Error detector for pseudo-random sequence of digits |
| US3982111A (en) * | 1975-08-04 | 1976-09-21 | Bell Telephone Laboratories, Incorporated | Memory diagnostic arrangement |
| US3944800A (en) * | 1975-08-04 | 1976-03-16 | Bell Telephone Laboratories, Incorporated | Memory diagnostic arrangement |
| FR2342599A1 (fr) * | 1976-02-27 | 1977-09-23 | Lignes Telegraph Telephon | Procede de controle de la qualite d'une liaison numerique et equipement de mise en oeuvre |
| GB1530406A (en) * | 1976-05-12 | 1978-11-01 | Post Office | Detection of errors in digital signals |
| DE2644248C3 (de) * | 1976-09-30 | 1981-03-26 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Überwachung der zentralen Teile einer Demultiplexer-/Multiplexereinheit |
| ZA804385B (en) * | 1979-08-10 | 1981-07-29 | Plessey Co Ltd | Alarm monitoring arrangements for digital telecommunications switching networks |
| US4397020A (en) * | 1980-09-11 | 1983-08-02 | Bell Telephone Laboratories, Incorporated | Error monitoring in digital transmission systems |
| US4484324A (en) * | 1982-08-23 | 1984-11-20 | At&T Bell Laboratories | Control information communication arrangement for a time division switching system |
| US4546475A (en) * | 1982-12-06 | 1985-10-08 | At&T Bell Laboratories | Parity checking arrangement |
| US4528661A (en) * | 1983-02-14 | 1985-07-09 | Prime Computer, Inc. | Ring communications system |
-
1984
- 1984-05-22 US US06/613,049 patent/US4592044A/en not_active Expired - Lifetime
-
1985
- 1985-04-24 CA CA000479980A patent/CA1223985A/en not_active Expired
- 1985-05-15 EP EP85303401A patent/EP0162658A1/en not_active Withdrawn
- 1985-05-22 JP JP60108461A patent/JPS60260291A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4592044A (en) | 1986-05-27 |
| CA1223985A (en) | 1987-07-07 |
| EP0162658A1 (en) | 1985-11-27 |
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