JPH0227876B2 - Pairotsutoshikenhoshiki - Google Patents
PairotsutoshikenhoshikiInfo
- Publication number
- JPH0227876B2 JPH0227876B2 JP16424881A JP16424881A JPH0227876B2 JP H0227876 B2 JPH0227876 B2 JP H0227876B2 JP 16424881 A JP16424881 A JP 16424881A JP 16424881 A JP16424881 A JP 16424881A JP H0227876 B2 JPH0227876 B2 JP H0227876B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pattern
- output
- pilot
- circuit
- Prior art date
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- Expired - Lifetime
Links
- 238000004891 communication Methods 0.000 claims description 21
- 238000010998 test method Methods 0.000 claims description 10
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000012360 testing method Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 4
- BQXJLKVZTDDERJ-UHFFFAOYSA-N (Z)-butanethial oxide Chemical compound CCCC=S=O BQXJLKVZTDDERJ-UHFFFAOYSA-N 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は、時分割デイジタル電話交換機などの
デイジタル通話路の試験に用いるパイロツト試験
方式に関する。
デイジタル通話路の試験に用いるパイロツト試験
方式に関する。
従来用いられているデイジタル通話路のパイロ
ツト試験方式を第1図に示す。この第1図に示す
試験方式では2ハイウエイ対になつて試験が行な
われ、入ハイウエイ103,104のパイロツト
チヤネルに試験パターン発生回路105で作成し
たパイロツトパターンをインサート回路101,
102により挿入し、デイジタル通話路106を
経由した後、出ハイウエイ107,108のパイ
ロツトチヤネルの信号の一致を試験回路109で
チエツクしている。これによりデイジタル通話路
106内の前位ハイウエイスイツチ111、後位
ハイウエイスイツチ113および時間スイツチ1
12の正常性をチエツクしている。しかしこの試
験方法では、対になつている2ハイウエイが同時
に同じように障害になつた場合、障害検出が不可
能となる問題が生ずる。また、従来のパイロツト
試験方式では、パイロツトパターンとして、特定
の8ビツトのビツト列をNRZ信号形式でフレー
ム毎に繰り返して送出している。その8ビツトの
ビツト列を全て0または全て1にしないかぎり
は、直列伝送の区間での0スタツク障害(例えば
信号線の地絡等により入力に関わらず出力が0に
なる障害)や1スタツク障害(例えば信号線の切
断等により入力に関わらず出力が1になる障害)
は共に検出することができる。しかし、例えばデ
イジタル通話路等で動作速度を落すために直列で
入力されたハイウエイを8ビツト並列に展開して
動作している部分では、特定の8ビツトをどのよ
うに選んでも、並列伝送線の各々には、パイロツ
トパターンとしては0または1のいずれかしか流
れないため、0スタツク障害と1スタツク障害の
いずれかの障害しか検出できない問題がある。
ツト試験方式を第1図に示す。この第1図に示す
試験方式では2ハイウエイ対になつて試験が行な
われ、入ハイウエイ103,104のパイロツト
チヤネルに試験パターン発生回路105で作成し
たパイロツトパターンをインサート回路101,
102により挿入し、デイジタル通話路106を
経由した後、出ハイウエイ107,108のパイ
ロツトチヤネルの信号の一致を試験回路109で
チエツクしている。これによりデイジタル通話路
106内の前位ハイウエイスイツチ111、後位
ハイウエイスイツチ113および時間スイツチ1
12の正常性をチエツクしている。しかしこの試
験方法では、対になつている2ハイウエイが同時
に同じように障害になつた場合、障害検出が不可
能となる問題が生ずる。また、従来のパイロツト
試験方式では、パイロツトパターンとして、特定
の8ビツトのビツト列をNRZ信号形式でフレー
ム毎に繰り返して送出している。その8ビツトの
ビツト列を全て0または全て1にしないかぎり
は、直列伝送の区間での0スタツク障害(例えば
信号線の地絡等により入力に関わらず出力が0に
なる障害)や1スタツク障害(例えば信号線の切
断等により入力に関わらず出力が1になる障害)
は共に検出することができる。しかし、例えばデ
イジタル通話路等で動作速度を落すために直列で
入力されたハイウエイを8ビツト並列に展開して
動作している部分では、特定の8ビツトをどのよ
うに選んでも、並列伝送線の各々には、パイロツ
トパターンとしては0または1のいずれかしか流
れないため、0スタツク障害と1スタツク障害の
いずれかの障害しか検出できない問題がある。
本発明の目的は、上記した従来技術の欠点をな
くし、簡単な回路構成で通話路のスタツク障害を
検出することを可能とするパイロツト試験方式を
提供することにある。
くし、簡単な回路構成で通話路のスタツク障害を
検出することを可能とするパイロツト試験方式を
提供することにある。
かかる目的を達成するため本発明は、通話ハイ
ウエイの特定タイムスロツトに特定信号パターン
とその補数信号パターンを交互に繰返し送出する
パイロツトパターン発生回路と、その回路の出力
とデイジタル通話路を経由して送られてくる信号
パターンを照合するパイロツトパターンチエツク
回路を設け、これらのパイロツトパターン発生回
路とチエツク回路、デイジタル通話路と他装置を
接続する時分割コネクタ装置(TDC)内に1体
化して構成し得るように実現するものである。
ウエイの特定タイムスロツトに特定信号パターン
とその補数信号パターンを交互に繰返し送出する
パイロツトパターン発生回路と、その回路の出力
とデイジタル通話路を経由して送られてくる信号
パターンを照合するパイロツトパターンチエツク
回路を設け、これらのパイロツトパターン発生回
路とチエツク回路、デイジタル通話路と他装置を
接続する時分割コネクタ装置(TDC)内に1体
化して構成し得るように実現するものである。
以下、本発明を図に従つて詳細に説明する。
第2図は本発明によるパイロツト試験方式の1
実施例を示す図で、2重化システムにおける片系
の部分のみを示す方式図である。第2図において
第1図と同一符号は同一部分を示し、201は特
定の信号パターンと、そのパターンと補数関係に
ある信号パターンを1フレーム毎に交互に発生す
るパイロツトパターン発生回路(PLG)であり、
202はデイジタル通話路106を経由してきた
信号D2と信号路203を介する試験パターン
(PTN)との照合を行うパイロツトパターンチエ
ツク回路(PLC)である。また、203はPLG
201から出力される試験パターン(PTN)を
PLC202に直接伝送する信号路である。
実施例を示す図で、2重化システムにおける片系
の部分のみを示す方式図である。第2図において
第1図と同一符号は同一部分を示し、201は特
定の信号パターンと、そのパターンと補数関係に
ある信号パターンを1フレーム毎に交互に発生す
るパイロツトパターン発生回路(PLG)であり、
202はデイジタル通話路106を経由してきた
信号D2と信号路203を介する試験パターン
(PTN)との照合を行うパイロツトパターンチエ
ツク回路(PLC)である。また、203はPLG
201から出力される試験パターン(PTN)を
PLC202に直接伝送する信号路である。
まず、パイロツトパターン発生回路(PLG)
201では、特定の信号パターン(例えば
“10101010”)と、それと補数関係にある信号パタ
ーン(“01010101”)を1フレーム(8KHz)毎に
交互に試験パターン(PTN)として発生する。
PLG201で発生された試験パターン(PTN)
は、インサート回路101により入ハイウエイ1
03のパイロツトチヤネルに挿入され、デイジタ
ル通話路106を経由して対応する出ハイウエイ
108に送られると共に信号路203に送出され
る。PLC202では、出ハイウエイ108上の
パイロツトチヤネルの信号パターンD2と信号路
203上の試験パターン(RTN)を照合し、D
2とPTNとが不一致の場合には通話路106に
障害があるとしてエラー信号(PTNER)を信号
線110に出力する。
201では、特定の信号パターン(例えば
“10101010”)と、それと補数関係にある信号パタ
ーン(“01010101”)を1フレーム(8KHz)毎に
交互に試験パターン(PTN)として発生する。
PLG201で発生された試験パターン(PTN)
は、インサート回路101により入ハイウエイ1
03のパイロツトチヤネルに挿入され、デイジタ
ル通話路106を経由して対応する出ハイウエイ
108に送られると共に信号路203に送出され
る。PLC202では、出ハイウエイ108上の
パイロツトチヤネルの信号パターンD2と信号路
203上の試験パターン(RTN)を照合し、D
2とPTNとが不一致の場合には通話路106に
障害があるとしてエラー信号(PTNER)を信号
線110に出力する。
次に第2図におけるパイロツトパターン発生回
路(PLG)201とパイロツトターンチエツク
回路(PLC)202の具体的回路構成を示す第
3図及びその動作タイムチヤートを示す第4図及
び第5図を用いて本発明をより詳細に説明する。
路(PLG)201とパイロツトターンチエツク
回路(PLC)202の具体的回路構成を示す第
3図及びその動作タイムチヤートを示す第4図及
び第5図を用いて本発明をより詳細に説明する。
第3図において、PLG201内の210は8K
Hzのトリガ信号8Kにより状態が反転するフリツ
プフロツプ(FF)、211はFF210の出力信
号と4MbPSの信号4Mとの排他的論理利をとる
ゲート(EOR)であり、このFF210とEOR2
11により8KHz(1フレーム)毎に“01010101”
パターンと“10101010”パターンが交互に試験パ
ターン(PTN)として出力される。また、PLC
202内の220は信号路203を介してPLG
201から送られてくる試験パターン(PTN)
とデイジタル通話路を経由してきた信号D2との
排他的論理和をとるゲート(EOR)、221は
EOR220の出力信号とパイロツトチヤネルを
指定する信号(BTSO)との論理積をとるゲート
(AND)、222はリフレツシユ信号(LOP)と
フリツプフロツプ(FF)224の出力(Q)と
の論理積をとるゲート(AND)、223はAND
221,222のノア論理をとるゲート
(NOR)、224はNOR223の出力信号をデー
タ入力とし、8Mbpsの信号8Mをクロツクパル
ス入力とするフリツプフロツプ(FF)であり、
これらのゲート220〜223及びフリツプフロ
ツプ224により信号パターンPTNとD2との
照合が行われると共に障害情報が保持される。
Hzのトリガ信号8Kにより状態が反転するフリツ
プフロツプ(FF)、211はFF210の出力信
号と4MbPSの信号4Mとの排他的論理利をとる
ゲート(EOR)であり、このFF210とEOR2
11により8KHz(1フレーム)毎に“01010101”
パターンと“10101010”パターンが交互に試験パ
ターン(PTN)として出力される。また、PLC
202内の220は信号路203を介してPLG
201から送られてくる試験パターン(PTN)
とデイジタル通話路を経由してきた信号D2との
排他的論理和をとるゲート(EOR)、221は
EOR220の出力信号とパイロツトチヤネルを
指定する信号(BTSO)との論理積をとるゲート
(AND)、222はリフレツシユ信号(LOP)と
フリツプフロツプ(FF)224の出力(Q)と
の論理積をとるゲート(AND)、223はAND
221,222のノア論理をとるゲート
(NOR)、224はNOR223の出力信号をデー
タ入力とし、8Mbpsの信号8Mをクロツクパル
ス入力とするフリツプフロツプ(FF)であり、
これらのゲート220〜223及びフリツプフロ
ツプ224により信号パターンPTNとD2との
照合が行われると共に障害情報が保持される。
以下、第3図の回路動作を第4図及び第5図の
タイムチヤートを用いて説明する。まずPLG2
01内のFF210の出力Qが“0”の状態であ
ると、4Mbpsの信号4Mが試験パターン(PTN)
としてEOR211からデイジタル通話路及び
PLC202に送られる。この状態で8KHzのトリ
ガ信号8KがFF210の入力CPに加わると、出
力Qの状態が“1”に反転し、EOR211によ
り信号4Mと逆極性のパターンがPTNとして発
生される。このようにして、1タイムスロツト
(TS)の信号パターン“01010101”と
“10101010”が1フレーム毎に交互にPLG201
から発生される。一方PLC202では、EOR2
20によりPTNとD2信号の照合を行うと共に
AND221により信号BTSOにて指定された
1TS内にPTNとD2信号とに不一致があるか否
かをみる。もしPTNとD2信号とが常に一致し
ていれば、AND221の出力は“0”であり、
また正常状態ではAND222の出力も“0”で
あるため、NOR223の出力が“1”であり、
FF224のQ出力は“1”の状態を保持する。
これに対し、デイジタル通話路内にスタツク障
害、例えば第5図に示すように第4ビツト目にお
いて1ビツト誤りがあると、そのビツトでPTN
とD2信号と不一致となり、EOR220、AND
221の出力は“1”、NOR223の出力は
“0”となる。このため信号8Mのタイミングで
FF224のQ出力が“0”となり、エラー信号
(PTNER)として出力される。この状態はFF2
24のQ出力とリフレツシユ信号LOPとの論理
積をとるAND222及びNOR223を介して保
持される。このエラー信号の保持は次のフレーム
の照合チエツクを行うまで続く、すなわち第4図
に示すようにFF224のQ出力が“1”のとき
に信号LOPが“0”となると、NOR223の出
力が“1”となるため信号8Mのタイミングで
FF224の出力がリフレツシユされ、次の照合
チエツクにそなえられる。
タイムチヤートを用いて説明する。まずPLG2
01内のFF210の出力Qが“0”の状態であ
ると、4Mbpsの信号4Mが試験パターン(PTN)
としてEOR211からデイジタル通話路及び
PLC202に送られる。この状態で8KHzのトリ
ガ信号8KがFF210の入力CPに加わると、出
力Qの状態が“1”に反転し、EOR211によ
り信号4Mと逆極性のパターンがPTNとして発
生される。このようにして、1タイムスロツト
(TS)の信号パターン“01010101”と
“10101010”が1フレーム毎に交互にPLG201
から発生される。一方PLC202では、EOR2
20によりPTNとD2信号の照合を行うと共に
AND221により信号BTSOにて指定された
1TS内にPTNとD2信号とに不一致があるか否
かをみる。もしPTNとD2信号とが常に一致し
ていれば、AND221の出力は“0”であり、
また正常状態ではAND222の出力も“0”で
あるため、NOR223の出力が“1”であり、
FF224のQ出力は“1”の状態を保持する。
これに対し、デイジタル通話路内にスタツク障
害、例えば第5図に示すように第4ビツト目にお
いて1ビツト誤りがあると、そのビツトでPTN
とD2信号と不一致となり、EOR220、AND
221の出力は“1”、NOR223の出力は
“0”となる。このため信号8Mのタイミングで
FF224のQ出力が“0”となり、エラー信号
(PTNER)として出力される。この状態はFF2
24のQ出力とリフレツシユ信号LOPとの論理
積をとるAND222及びNOR223を介して保
持される。このエラー信号の保持は次のフレーム
の照合チエツクを行うまで続く、すなわち第4図
に示すようにFF224のQ出力が“1”のとき
に信号LOPが“0”となると、NOR223の出
力が“1”となるため信号8Mのタイミングで
FF224の出力がリフレツシユされ、次の照合
チエツクにそなえられる。
これにより、フレーム毎に交互に発生される信
号パターン“01010101”と“10101010”の照合チ
エツクを夫々PTNとD2信号を同期させること
で順次行うことが可能となり、かつこのような補
数関係にある2つの信号パターンを用いることに
より、ハイウエイを並列に展開して動作している
部分の並列伝送線の各々にはパイロツトパターン
として0と1が1フレーム毎に交互に送られるた
め、並列動作しているデイジタル通話路の“0”
スタツク障害と“1”スタツク障害を同一の試験
で検出することが可能となる。
号パターン“01010101”と“10101010”の照合チ
エツクを夫々PTNとD2信号を同期させること
で順次行うことが可能となり、かつこのような補
数関係にある2つの信号パターンを用いることに
より、ハイウエイを並列に展開して動作している
部分の並列伝送線の各々にはパイロツトパターン
として0と1が1フレーム毎に交互に送られるた
め、並列動作しているデイジタル通話路の“0”
スタツク障害と“1”スタツク障害を同一の試験
で検出することが可能となる。
以上のように本発明によれば、デイジタル通話
路の正常性を簡単かつ経済的に試験することがで
きると共に、デイジタル通話路を経由してくる試
験パターンと経由させない試験パターンとの照合
を行う構成としたため、障害検出を確実に行うこ
とができる利点がある。また、補数関係にある2
つの信号パターンを交互に発生させることにより
時間スイツチ内等の並列伝送部分が障害になつた
場合でも障害検出を行うことができる利点があ
る。さらに、第3図に示すような回路構成とする
ことにより、パイロツトパターン発生回路とチエ
ツク回路を同一パツケージ内に一体化構成とする
ことができ、集積化された試験回路が実現でき
る。
路の正常性を簡単かつ経済的に試験することがで
きると共に、デイジタル通話路を経由してくる試
験パターンと経由させない試験パターンとの照合
を行う構成としたため、障害検出を確実に行うこ
とができる利点がある。また、補数関係にある2
つの信号パターンを交互に発生させることにより
時間スイツチ内等の並列伝送部分が障害になつた
場合でも障害検出を行うことができる利点があ
る。さらに、第3図に示すような回路構成とする
ことにより、パイロツトパターン発生回路とチエ
ツク回路を同一パツケージ内に一体化構成とする
ことができ、集積化された試験回路が実現でき
る。
第1図は従来のパイロツト試験方式を示す図、
第2図は本発明によるパイロツト試験方式の1実
施例を示す図、第3図は第2図の1部具体的な回
路構成を示す回路図、第4図及び第5図は第3図
の回路動作を示すタイムチヤートで、第4図は正
常時、第5図は異常が発生した場合の図である。 101……インサート回路、103,104…
…入ハイウエイ、106……デイジタル通話路、
107,108……出ハイウエイ、110……エ
ラー信号線、111,113……ハイウエイスイ
ツチ、112……時間スイツチ、201……パイ
ロツトパターン発生回路、202……パイロツト
パターンチエツク回路、203……信号路。
第2図は本発明によるパイロツト試験方式の1実
施例を示す図、第3図は第2図の1部具体的な回
路構成を示す回路図、第4図及び第5図は第3図
の回路動作を示すタイムチヤートで、第4図は正
常時、第5図は異常が発生した場合の図である。 101……インサート回路、103,104…
…入ハイウエイ、106……デイジタル通話路、
107,108……出ハイウエイ、110……エ
ラー信号線、111,113……ハイウエイスイ
ツチ、112……時間スイツチ、201……パイ
ロツトパターン発生回路、202……パイロツト
パターンチエツク回路、203……信号路。
Claims (1)
- 1 時分割デイジタル交換機において、特定の信
号パターンとその補数関係にある信号パターンを
所定の期間ごとに交互に発生するパターン発生手
段と、そのパターンを入ハイウエイの特定チヤネ
ルに挿入する手段と、出ハイウエイの特定チヤネ
ルの信号を抽出する手段と、該抽出された信号パ
ターンと、前記パターン発生手段から発生される
信号パターンとの照合を行い、不一致の場合、パ
ターンエラー表示をする手段を設けることによ
り、デイジタル通話路の正常性をチエツクするこ
とを特徴とするパイロツト試験方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16424881A JPH0227876B2 (ja) | 1981-10-16 | 1981-10-16 | Pairotsutoshikenhoshiki |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16424881A JPH0227876B2 (ja) | 1981-10-16 | 1981-10-16 | Pairotsutoshikenhoshiki |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5866453A JPS5866453A (ja) | 1983-04-20 |
JPH0227876B2 true JPH0227876B2 (ja) | 1990-06-20 |
Family
ID=15789485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16424881A Expired - Lifetime JPH0227876B2 (ja) | 1981-10-16 | 1981-10-16 | Pairotsutoshikenhoshiki |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0227876B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59229958A (ja) * | 1983-06-13 | 1984-12-24 | Hitachi Ltd | マルチフレ−ム同期試験方式 |
JPS62204653A (ja) * | 1986-03-05 | 1987-09-09 | Hitachi Ltd | 擬似呼試験方式 |
-
1981
- 1981-10-16 JP JP16424881A patent/JPH0227876B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS5866453A (ja) | 1983-04-20 |
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