JPH077986B2 - スイッチモニタリング装置 - Google Patents
スイッチモニタリング装置Info
- Publication number
- JPH077986B2 JPH077986B2 JP16114587A JP16114587A JPH077986B2 JP H077986 B2 JPH077986 B2 JP H077986B2 JP 16114587 A JP16114587 A JP 16114587A JP 16114587 A JP16114587 A JP 16114587A JP H077986 B2 JPH077986 B2 JP H077986B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- input terminal
- call data
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信システムにおいて用いられるダブルバッ
ファ構成の時分割多重通話路スイッチの障害を検出する
障害検出装置に係わり、特に通話路が通話時に正常に動
作するかどうかについて時分割多重のテストを行うスイ
ッチモニタリング装置に関する。
ファ構成の時分割多重通話路スイッチの障害を検出する
障害検出装置に係わり、特に通話路が通話時に正常に動
作するかどうかについて時分割多重のテストを行うスイ
ッチモニタリング装置に関する。
第４図は従来の時分割多重通話路スイッチの障害検出装
置の構成を原理的に表わしたものである。時分割多重通
話路スイッチには、ここでは通話路スイッチ１が用いら
れている。通話路スイッチ１の入力側にインサータ２の
出力側が接続されており、出力側にはドロッパ３の入力
側が接続されている。ドロッパ３の他の入力側にはカウ
ンタ回路４およびチェック回路５が接続されている。イ
ンサータ２の入力側には２つの入力端子があり、このう
ち一方の入力端子に外部からデータが供給され、他方の
入力端子には固定データ発生回路６が接続されている。
また、チェック回路５と固定データ発生回路６とが接続
されている。
置の構成を原理的に表わしたものである。時分割多重通
話路スイッチには、ここでは通話路スイッチ１が用いら
れている。通話路スイッチ１の入力側にインサータ２の
出力側が接続されており、出力側にはドロッパ３の入力
側が接続されている。ドロッパ３の他の入力側にはカウ
ンタ回路４およびチェック回路５が接続されている。イ
ンサータ２の入力側には２つの入力端子があり、このう
ち一方の入力端子に外部からデータが供給され、他方の
入力端子には固定データ発生回路６が接続されている。
また、チェック回路５と固定データ発生回路６とが接続
されている。
この装置では、外部からのデータとして空きチャネルを
持ったフレーム７がインサータ２に入力されるようにな
っている。固定データ発生回路６から出力される固定デ
ータ８、例えば固定データ“10101010"はインサータ２
に供給されるようになっており、フレーム７に空きチャ
ネルが生じたとき、この固定データ８が挿入されるよう
になっている。インサータ２から逐次出力されたフレー
ム９は、通話路スイッチ１の入力側に供給される。
持ったフレーム７がインサータ２に入力されるようにな
っている。固定データ発生回路６から出力される固定デ
ータ８、例えば固定データ“10101010"はインサータ２
に供給されるようになっており、フレーム７に空きチャ
ネルが生じたとき、この固定データ８が挿入されるよう
になっている。インサータ２から逐次出力されたフレー
ム９は、通話路スイッチ１の入力側に供給される。
通話路スイッチ１は、例えばTD（時分割）スイッチを用
いており、これは２つのメモリが備えられたダブルバッ
ファ構成になっている。そこで、これら２つのバッファ
にそれぞれ固定データ８が書き込まれるようになってい
る。ここでは、タイムスロット（時間位置）ごとに、す
なわち１チャネルずつ固定データ８を一方のメモリで書
き込んでいる間に、他方のメモリでは読み出されるよう
になっている。
いており、これは２つのメモリが備えられたダブルバッ
ファ構成になっている。そこで、これら２つのバッファ
にそれぞれ固定データ８が書き込まれるようになってい
る。ここでは、タイムスロット（時間位置）ごとに、す
なわち１チャネルずつ固定データ８を一方のメモリで書
き込んでいる間に、他方のメモリでは読み出されるよう
になっている。
通話路スイッチ１から読み出された通話データ11はドロ
ッパ３に供給される。ドロッパ３は通話データ11に挿入
された固定データ８を取り込むためにカウンタ回路４か
ら制御信号12が入力されるようになっている。この結
果、固定データ13が抽出されてチェック回路５に供給さ
れる。そして、チェック回路５では、ドロッパ３から出
力された固定データ13と固定データ発生回路６から発生
した固定データ14のそれぞれのアドレスが一致するか否
かの検出が行われるようになっている。
ッパ３に供給される。ドロッパ３は通話データ11に挿入
された固定データ８を取り込むためにカウンタ回路４か
ら制御信号12が入力されるようになっている。この結
果、固定データ13が抽出されてチェック回路５に供給さ
れる。そして、チェック回路５では、ドロッパ３から出
力された固定データ13と固定データ発生回路６から発生
した固定データ14のそれぞれのアドレスが一致するか否
かの検出が行われるようになっている。
一方、固定データ８の代わりに擬似ランダムデータを用
いた時分割多重通話路スイッチの障害検出装置がある。
これを第５図および第６図により説明する。
いた時分割多重通話路スイッチの障害検出装置がある。
これを第５図および第６図により説明する。
第５図は、擬似ランダムデータを作成する擬似ランダム
データ発生器を用いた時分割多重通話路スイッチの障害
検出装置の構成を表わしたものである。この図で第４図
と異なるところは、インサータ２およびチェック回路５
にそれぞれ擬似ランダムデータ発生器15、16を接続した
ことである。
データ発生器を用いた時分割多重通話路スイッチの障害
検出装置の構成を表わしたものである。この図で第４図
と異なるところは、インサータ２およびチェック回路５
にそれぞれ擬似ランダムデータ発生器15、16を接続した
ことである。
この装置では、擬似ランダムデータ発生器15、16によ
り、擬似ランダムデータ17を出力させるようになってい
る。擬似ランダムデータ17がインサータ２に入力された
とき、インサータ２に供給された空きチャネルを持った
フレーム18に擬似ランダムデータ17が挿入される。挿入
されたフレームはフレーム19として通話路スイッチ１に
供給される。通話路スイッチ１からフレーム21が読み出
され、ドロッパ３に入力される。ドロッパ３では挿入さ
れた擬似ランダムデータ22を抽出するようになってい
る。
り、擬似ランダムデータ17を出力させるようになってい
る。擬似ランダムデータ17がインサータ２に入力された
とき、インサータ２に供給された空きチャネルを持った
フレーム18に擬似ランダムデータ17が挿入される。挿入
されたフレームはフレーム19として通話路スイッチ１に
供給される。通話路スイッチ１からフレーム21が読み出
され、ドロッパ３に入力される。ドロッパ３では挿入さ
れた擬似ランダムデータ22を抽出するようになってい
る。
ここで、擬似ランダムデータ22をチェック回路５と比較
するために擬似ランダムデータ発生器16より擬似ランダ
ムデータ23が出力される。このとき、擬似ランダムデー
タ23は、擬似ランダムデータ発生器15から出力された擬
似ランダムデータ24をある一定時間遅延させたものであ
る。そこで、これら擬似ランダムデータ23、24が同期さ
れるようになっている。同期化回路25はこのために必要
な回路である。
するために擬似ランダムデータ発生器16より擬似ランダ
ムデータ23が出力される。このとき、擬似ランダムデー
タ23は、擬似ランダムデータ発生器15から出力された擬
似ランダムデータ24をある一定時間遅延させたものであ
る。そこで、これら擬似ランダムデータ23、24が同期さ
れるようになっている。同期化回路25はこのために必要
な回路である。
第６図はドロッパ側に擬似ランダムデータのチェックを
行う擬似ランダムデータチェック回路を設けた時分割多
重通話路スイッチの障害検出装置の構成を表わしたもの
である。この場合、第６図と異なるところは、ドロッパ
３に擬似ランダムデータチェック回路28を接続したこと
である。カウンタ回路４により通話路スイッチ１から出
力されるフレーム21のアドレスをカウントアップさせる
ためにカウントアップ信号26がドロッパ３に入力される
ようになっている。この結果、ドロッパ３では通話路ス
イッチ１より順次読み出されたフレーム21が入力され
る。擬似ランダムデータチェック回路28では、順次読み
出されたフレーム21に挿入された擬似ランダムデータ27
をチェックするようになっている。
行う擬似ランダムデータチェック回路を設けた時分割多
重通話路スイッチの障害検出装置の構成を表わしたもの
である。この場合、第６図と異なるところは、ドロッパ
３に擬似ランダムデータチェック回路28を接続したこと
である。カウンタ回路４により通話路スイッチ１から出
力されるフレーム21のアドレスをカウントアップさせる
ためにカウントアップ信号26がドロッパ３に入力される
ようになっている。この結果、ドロッパ３では通話路ス
イッチ１より順次読み出されたフレーム21が入力され
る。擬似ランダムデータチェック回路28では、順次読み
出されたフレーム21に挿入された擬似ランダムデータ27
をチェックするようになっている。
〔発明が解決しようとする問題点〕 このように、第４図で用いられた固定データ発生器とチ
ェック回路とを同期させる同期化回路、第５図で用いら
れた擬似ランダムデータ発生器の同期化回路および第６
図で用いられた擬似ランダムデータチェック回路は比較
的複雑な構成となる問題が生じる。また、従来の第４図
〜第６図のような障害検出装置では、通話路が正常に動
作しているどうか、すなわちチャネルに挿入されたデー
タが正常に伝送するかどうかをチェックするために、常
に外部から空きチャネルを持ったフレームを確保する必
要がある。このため、通常使用することのできるチャネ
ル数が減少してしまうという問題があった。
ェック回路とを同期させる同期化回路、第５図で用いら
れた擬似ランダムデータ発生器の同期化回路および第６
図で用いられた擬似ランダムデータチェック回路は比較
的複雑な構成となる問題が生じる。また、従来の第４図
〜第６図のような障害検出装置では、通話路が正常に動
作しているどうか、すなわちチャネルに挿入されたデー
タが正常に伝送するかどうかをチェックするために、常
に外部から空きチャネルを持ったフレームを確保する必
要がある。このため、通常使用することのできるチャネ
ル数が減少してしまうという問題があった。
従って本発明の目的は、空きチャネルを持ったフレーム
を用いない場合でも、複雑な構成の同期化回路を使用せ
ずに通話路が正常に動作しているかどうかについての検
出ができる時分割多重通話路スイッチの障害検出装置を
提供することにある。
を用いない場合でも、複雑な構成の同期化回路を使用せ
ずに通話路が正常に動作しているかどうかについての検
出ができる時分割多重通話路スイッチの障害検出装置を
提供することにある。
すなわち本発明は、（ｉ）通話データで構成されたフレ
ームをフレームパルスとして供給するフレームパルス入
力端子と、通話データを書き込むための書込通話データ
を供給する書込通話データ入力端子と、通話データを読
み出すための読出通話データを供給する読出チャネルア
ドレス入力端子と、これらフレームパルス入力端子、書
込通話データ入力端子および読出チャネルアドレス入力
端子に入力側がそれぞれ接続され、フレームパルスが入
力されるタイミングにより、一方のメモリで書込通話デ
ータを書き込んでいる間に他方のメモリに読出通話デー
タを読み出すダブルバッファ構成の通話路メモリと、
（ii）クロックを供給するクロック入力端子に接続さ
れ、クロックが入力されるタイミングにより通話路メモ
リに書き込むための通話路メモリ書込アドレスを作成す
るカウンタと、（iii）書込通話データのうち時分割多
重のテストを行うデータのアドレスを指定するためのテ
ストアドレスを供給するテストアドレス入力端子に入力
側が接続され、テストアドレスおよび通話路メモリ書込
アドレスとの一致を検出する第１の一致回路に入力側が
接続され、これから出力されるアドレス一致パルスによ
り書込通話データを一時記憶する第１のレジスタに入力
側が接続され、フレームパルスが入力されるタイミング
により第１のレジスタから出力される書込タイミングパ
ルスを１フレーム毎に記憶する第２のレジスタと、（i
v）通話路メモリの出力側に入力側が接続され、通話路
メモリから読み出された読出通話データと第２のレジス
タの出力パルスとのアドレスの一致を検出する第２の一
致回路と、（ｖ）読出チャネルアドレス入力端子および
テストアドレス入力端子に入力側が接続され、読出通話
データのアドレスとテストアドレスとの一致を検出する
第３の一致回路の入力側に接続され、第２の一致回路か
ら出力されたアドレス一致出力パルスを第３の一致回路
から出力されるアドレス一致パルスのタイミングに応じ
てテストを行うタイミングテスト手段とをスイッチモニ
タリング装置に具備させる。
ームをフレームパルスとして供給するフレームパルス入
力端子と、通話データを書き込むための書込通話データ
を供給する書込通話データ入力端子と、通話データを読
み出すための読出通話データを供給する読出チャネルア
ドレス入力端子と、これらフレームパルス入力端子、書
込通話データ入力端子および読出チャネルアドレス入力
端子に入力側がそれぞれ接続され、フレームパルスが入
力されるタイミングにより、一方のメモリで書込通話デ
ータを書き込んでいる間に他方のメモリに読出通話デー
タを読み出すダブルバッファ構成の通話路メモリと、
（ii）クロックを供給するクロック入力端子に接続さ
れ、クロックが入力されるタイミングにより通話路メモ
リに書き込むための通話路メモリ書込アドレスを作成す
るカウンタと、（iii）書込通話データのうち時分割多
重のテストを行うデータのアドレスを指定するためのテ
ストアドレスを供給するテストアドレス入力端子に入力
側が接続され、テストアドレスおよび通話路メモリ書込
アドレスとの一致を検出する第１の一致回路に入力側が
接続され、これから出力されるアドレス一致パルスによ
り書込通話データを一時記憶する第１のレジスタに入力
側が接続され、フレームパルスが入力されるタイミング
により第１のレジスタから出力される書込タイミングパ
ルスを１フレーム毎に記憶する第２のレジスタと、（i
v）通話路メモリの出力側に入力側が接続され、通話路
メモリから読み出された読出通話データと第２のレジス
タの出力パルスとのアドレスの一致を検出する第２の一
致回路と、（ｖ）読出チャネルアドレス入力端子および
テストアドレス入力端子に入力側が接続され、読出通話
データのアドレスとテストアドレスとの一致を検出する
第３の一致回路の入力側に接続され、第２の一致回路か
ら出力されたアドレス一致出力パルスを第３の一致回路
から出力されるアドレス一致パルスのタイミングに応じ
てテストを行うタイミングテスト手段とをスイッチモニ
タリング装置に具備させる。
すなわち本発明は、空きチャネルを持った書込通話デー
タを用いなくても、あらゆる書込通話データで通話路が
正常に動作しているかどうかのテストをすることができ
る。また、あらゆる書込通話データを用いた場合でも、
擬似ランダムデータ発生器に用いられる複雑な同期回路
を使用しなくても、比較的小規模な回路で構成した装置
で通話路が正常に動作しているかどうかの検出が行うこ
とができる。
タを用いなくても、あらゆる書込通話データで通話路が
正常に動作しているかどうかのテストをすることができ
る。また、あらゆる書込通話データを用いた場合でも、
擬似ランダムデータ発生器に用いられる複雑な同期回路
を使用しなくても、比較的小規模な回路で構成した装置
で通話路が正常に動作しているかどうかの検出が行うこ
とができる。
以下本発明につき本発明を詳細に説明する。
第１図は本発明の一実施例のスイッチモニタリング装置
の構成を表わしたものである。通話路メモリ31の入力端
子I1には書込通話データ入力端子32が接続されており、
他の入力端子I2には読出チャネル入力端子33が接続され
ている。書込通話データ入力端子32にレジスタ34の入力
端子I1が接続されており、レジスタ34の出力端子Ｏには
レジスタ35の入力端子I1が接続されている。読出チャネ
ル入力端子33には一致回路36の入力端子I1が接続されて
いる。
の構成を表わしたものである。通話路メモリ31の入力端
子I1には書込通話データ入力端子32が接続されており、
他の入力端子I2には読出チャネル入力端子33が接続され
ている。書込通話データ入力端子32にレジスタ34の入力
端子I1が接続されており、レジスタ34の出力端子Ｏには
レジスタ35の入力端子I1が接続されている。読出チャネ
ル入力端子33には一致回路36の入力端子I1が接続されて
いる。
レジスタ34の入力端子I2には一致回路37の出力端子Ｏが
接続されている。一致回路37の入力端子I1にはテストア
ドレス入力端子38が接続されており、他の入力端子I2に
はカウンタ39の出力端子Ｏが接続されている。カウンタ
39の入力端子I1にはフレームパルス入力端子41が接続さ
れており、他の入力端子I2にはクロック入力端子42が接
続されている。
接続されている。一致回路37の入力端子I1にはテストア
ドレス入力端子38が接続されており、他の入力端子I2に
はカウンタ39の出力端子Ｏが接続されている。カウンタ
39の入力端子I1にはフレームパルス入力端子41が接続さ
れており、他の入力端子I2にはクロック入力端子42が接
続されている。
通話路メモリ31の出力端子Ｏには通話データ出力端子43
および一致回路44の入力端子I1が接続されている。一致
回路44の出力端子Ｏにはゲート回路45の入力端子I1が接
続されており、ゲート回路45の出力端子Ｏにはテスト結
果出力端子46が接続されている。
および一致回路44の入力端子I1が接続されている。一致
回路44の出力端子Ｏにはゲート回路45の入力端子I1が接
続されており、ゲート回路45の出力端子Ｏにはテスト結
果出力端子46が接続されている。
第２図は、第１図のスイッチモニタリング装置の動作の
タイミングを表わしたものである。第１図と共にこの装
置の動作を説明する。
タイミングを表わしたものである。第１図と共にこの装
置の動作を説明する。
フレームパルス入力端子41に供給されるフレームパルス
51（第２図ａ）がカウンタ39の入力端子I1に入力される
と、カウンタ39がリセットされて初期化されるようにな
っている。リセットされた後、カウンタ39の入力端子I2
にクロック入力端子42から出力されたクロック52が入力
すると、カウンタ39はカウントアップする。このとき、
カウンタ39の出力端子Ｏから通話路メモリ書込アドレス
（以下シーケンシャルアドレスと称する。）53（第２図
ｂ）が出力され、通話路メモリ31の入力端子I3に供給さ
れる。シーケンシャルアドレス53が出力されるタイミン
グにより、書込通話データ入力端子32から供給される書
込通話データ54（第２図ｃ）のアドレスが“0"、“1"、
“2"……と通話路メモリ31に順次書き込まれる。ここ
で、アドレス“0"に対応するデータがフレームの先頭デ
ータである。例えば、フレームパルス51−０の立ち上が
りからフレームパルス51−１の立ち上がりまでの間隔を
フレーム１と表わす（第２図ａ参照）。
51（第２図ａ）がカウンタ39の入力端子I1に入力される
と、カウンタ39がリセットされて初期化されるようにな
っている。リセットされた後、カウンタ39の入力端子I2
にクロック入力端子42から出力されたクロック52が入力
すると、カウンタ39はカウントアップする。このとき、
カウンタ39の出力端子Ｏから通話路メモリ書込アドレス
（以下シーケンシャルアドレスと称する。）53（第２図
ｂ）が出力され、通話路メモリ31の入力端子I3に供給さ
れる。シーケンシャルアドレス53が出力されるタイミン
グにより、書込通話データ入力端子32から供給される書
込通話データ54（第２図ｃ）のアドレスが“0"、“1"、
“2"……と通話路メモリ31に順次書き込まれる。ここ
で、アドレス“0"に対応するデータがフレームの先頭デ
ータである。例えば、フレームパルス51−０の立ち上が
りからフレームパルス51−１の立ち上がりまでの間隔を
フレーム１と表わす（第２図ａ参照）。
このシーケンシャルアドレス53は一致回路37の入力端子
I2にも供給され、テストアドレス入力端子38から出力さ
れたテストアドレス55（第２図ｄ）とのアドレスの一致
を一致回路37で検出する。アドレスが一致すると、アド
レス一致パルス56（第２図ｅ）が一致回路37の出力端子
Ｏから出力される。すなわち、シーケンシャルアドレス
53のアドレスが“0"、“1"、“2"……とカウントアップ
して、アドレスが“X"に等しくなったとき１クロック分
のアドレス一致パルス56を出力するようになっている。
I2にも供給され、テストアドレス入力端子38から出力さ
れたテストアドレス55（第２図ｄ）とのアドレスの一致
を一致回路37で検出する。アドレスが一致すると、アド
レス一致パルス56（第２図ｅ）が一致回路37の出力端子
Ｏから出力される。すなわち、シーケンシャルアドレス
53のアドレスが“0"、“1"、“2"……とカウントアップ
して、アドレスが“X"に等しくなったとき１クロック分
のアドレス一致パルス56を出力するようになっている。
アドレス一致パルス56がレジスタ34の入力端子I2に入力
されると、他の入力端子I1には書込通話データ54が入力
されることにより、書込通話データ54はラッチされる。
この結果、書込タイミングパルス（以下書込通話データ
ラッチ出力と称する。）57（第２図ｆ）はレジスタ35の
入力端子I1に供給される。この入力端子I1に入力された
書込通話データラッチ出力57は、フレームパルス51が他
の入力端子I2に入力されるとラッチされる。
されると、他の入力端子I1には書込通話データ54が入力
されることにより、書込通話データ54はラッチされる。
この結果、書込タイミングパルス（以下書込通話データ
ラッチ出力と称する。）57（第２図ｆ）はレジスタ35の
入力端子I1に供給される。この入力端子I1に入力された
書込通話データラッチ出力57は、フレームパルス51が他
の入力端子I2に入力されるとラッチされる。
これにより、書込通話データラッチ出力57は、アドレス
が“X"の入力チャネルＸに入り、アドレス一致パルス56
のパルス56−０、56−１、56−２……を先頭にそれぞれ
対応した通話データX0、X1、X2……が構成される。レジ
スタ35でラッチした書込通話データラッチ出力58（第２
図ｇ）は、この１フレーム（＝125μｓ）ごとに出力端
子Ｏから出力し、一致回路44の入力端子I2に供給され
る。
が“X"の入力チャネルＸに入り、アドレス一致パルス56
のパルス56−０、56−１、56−２……を先頭にそれぞれ
対応した通話データX0、X1、X2……が構成される。レジ
スタ35でラッチした書込通話データラッチ出力58（第２
図ｇ）は、この１フレーム（＝125μｓ）ごとに出力端
子Ｏから出力し、一致回路44の入力端子I2に供給され
る。
一方、通話路メモリ31はダブルバッファ構成、すなわち
書込用メモリおよび読出用メモリの２つのメモリを有し
た２面構成になっている。このため、それぞれのメモリ
では、書込動作および読出動作が１フレーム間隔に交互
に行われる。従って、１フレーム前に書き込んだ書込通
話データ54が次のフレーム時で読出通話データ59（第２
図ｈ）として読み出されるようになっている。すなわ
ち、読出通話データ59が一致回路44の入力端子I1に入力
されると、読出チャネル入力端子33より読出通話データ
61（第２図ｉ）が供給される。読出通話データ61は、書
込通話データ54の例えばデータX0のアドレスから数えて
Ｘ番目のタイムスロットに存在する入力チャネルＸを通
話路メモリ31の出力端子Ｏから読み出すようになってい
る。この結果、読出通話データ61の入力チャネルＸのタ
イムスロットにそれぞれ対応して通話データX0、X1、X2
……が存在する（第２図ｈ参照）。
書込用メモリおよび読出用メモリの２つのメモリを有し
た２面構成になっている。このため、それぞれのメモリ
では、書込動作および読出動作が１フレーム間隔に交互
に行われる。従って、１フレーム前に書き込んだ書込通
話データ54が次のフレーム時で読出通話データ59（第２
図ｈ）として読み出されるようになっている。すなわ
ち、読出通話データ59が一致回路44の入力端子I1に入力
されると、読出チャネル入力端子33より読出通話データ
61（第２図ｉ）が供給される。読出通話データ61は、書
込通話データ54の例えばデータX0のアドレスから数えて
Ｘ番目のタイムスロットに存在する入力チャネルＸを通
話路メモリ31の出力端子Ｏから読み出すようになってい
る。この結果、読出通話データ61の入力チャネルＸのタ
イムスロットにそれぞれ対応して通話データX0、X1、X2
……が存在する（第２図ｈ参照）。
ところが、通話路メモリ31では１フレーム前に書き込ま
れた書込通話データ54はタイムスロットがランダムに読
み出される。このため、読み出された読出通話データ59
には、本来存在すべきタイムスロット以外に通話データ
X0、X1、X2……にそれぞれ一致した通話データ（X0）、
（X1）、（X2）……が稀に存在することがある（第２図
ｈ参照）。読出通話データ59は、常に書込通話データラ
ッチ出力58とアドレスの一致が一致回路44で比較されて
いる。このため、一致回路44の出力端子Ｏから出力され
るアドレス一致出力パルス62（第２図ｊ）は、通話デー
タ（X0）、（X1）、（X2）……のタイムスロットにそれ
ぞれ対応した部分62−０、62−１、62−２……もレベル
が“1"となってしまう。
れた書込通話データ54はタイムスロットがランダムに読
み出される。このため、読み出された読出通話データ59
には、本来存在すべきタイムスロット以外に通話データ
X0、X1、X2……にそれぞれ一致した通話データ（X0）、
（X1）、（X2）……が稀に存在することがある（第２図
ｈ参照）。読出通話データ59は、常に書込通話データラ
ッチ出力58とアドレスの一致が一致回路44で比較されて
いる。このため、一致回路44の出力端子Ｏから出力され
るアドレス一致出力パルス62（第２図ｊ）は、通話デー
タ（X0）、（X1）、（X2）……のタイムスロットにそれ
ぞれ対応した部分62−０、62−１、62−２……もレベル
が“1"となってしまう。
今、通話データのチェックをするために着目すべきタイ
ムスロットは、読出通話データ59の通話データX0、X1、
X2……に対応した位置である。すなわち、通話データの
チェックに必要なデータは、読出通話データ59の通話デ
ータX0、X1、X2……が通話路メモリ31の出力端子Ｏから
読み出されるデータである。このデータを有効とするた
めに、ゲート回路45の入力端子I2にアドレス一致パルス
63（第２図ｋ）が入力される。このパルスのタイミング
により、アドレス一致出力パルス62を一致回路44でラッ
チさせる。このタイミングは、一致回路36の入力端子
I1、I2に入力されるテストアドレス55および読出通話デ
ータ61のチャネルＸにそれぞれ対応した部分63−０、63
−１、63−２……にあたる。
ムスロットは、読出通話データ59の通話データX0、X1、
X2……に対応した位置である。すなわち、通話データの
チェックに必要なデータは、読出通話データ59の通話デ
ータX0、X1、X2……が通話路メモリ31の出力端子Ｏから
読み出されるデータである。このデータを有効とするた
めに、ゲート回路45の入力端子I2にアドレス一致パルス
63（第２図ｋ）が入力される。このパルスのタイミング
により、アドレス一致出力パルス62を一致回路44でラッ
チさせる。このタイミングは、一致回路36の入力端子
I1、I2に入力されるテストアドレス55および読出通話デ
ータ61のチャネルＸにそれぞれ対応した部分63−０、63
−１、63−２……にあたる。
ゲート回路45では、アドレス一致出力パルス62およびア
ドレス一致パルス63のアンドをとってテスト結果出力パ
ルス64（第２図ｌ）となり、これが、ここの出力端子Ｏ
からテスト結果出力端子46に供給される。このとき、通
話データのチェックに着目しているタイムスロットにそ
れぞれ対応した部分に64−０、64−１、64−２……が存
在し、これが有効なデータとなる。
ドレス一致パルス63のアンドをとってテスト結果出力パ
ルス64（第２図ｌ）となり、これが、ここの出力端子Ｏ
からテスト結果出力端子46に供給される。このとき、通
話データのチェックに着目しているタイムスロットにそ
れぞれ対応した部分に64−０、64−１、64−２……が存
在し、これが有効なデータとなる。
次に、第３図は通話路メモリの内部の詳細な構成を表わ
したものである。通話路メモリ31は前述したようにダブ
ルバッファ構成になっており、２つのメモリ71、72が備
えられている。通話路メモリ31のそれぞれの入出力端子
は第１図の入力端子I1、I2、I3、I4、I5および出力端子
Ｏにそれぞれ対応して、入力端子73、74、75、76、77お
よび出力端子78が備えられている。入力端子74、75には
セレクタ79、81が接続されており、入力端子76、77には
制御論理回路82が接続されている。出力端子78にはセレ
クタ83が接続されている。
したものである。通話路メモリ31は前述したようにダブ
ルバッファ構成になっており、２つのメモリ71、72が備
えられている。通話路メモリ31のそれぞれの入出力端子
は第１図の入力端子I1、I2、I3、I4、I5および出力端子
Ｏにそれぞれ対応して、入力端子73、74、75、76、77お
よび出力端子78が備えられている。入力端子74、75には
セレクタ79、81が接続されており、入力端子76、77には
制御論理回路82が接続されている。出力端子78にはセレ
クタ83が接続されている。
入力端子73には、書込通話データ54（第１図参照）が供
給され、メモリ71の入力端子I1およびメモリ72の入力端
子I1に供給される。入力端子75にはシーケンシャルアド
レス53（第１図参照）が供給され、セレクタ79、81のそ
れぞれの入力端子I2に供給される。メモリ71およびセレ
クタ79は負論理で動作が行われ、メモリ72およびセレク
タ81は正論理で動作が行われるようになっている。
給され、メモリ71の入力端子I1およびメモリ72の入力端
子I1に供給される。入力端子75にはシーケンシャルアド
レス53（第１図参照）が供給され、セレクタ79、81のそ
れぞれの入力端子I2に供給される。メモリ71およびセレ
クタ79は負論理で動作が行われ、メモリ72およびセレク
タ81は正論理で動作が行われるようになっている。
一方、入力端子76からフレームパルス51が制御論理回路
82の入力端子I1に入力されるタイミングで、ここの出力
端子Ｏから制御論理出力84がセレクタ79、81およびメモ
リ71、72のそれぞれの制御端子Ｓに供給される。
82の入力端子I1に入力されるタイミングで、ここの出力
端子Ｏから制御論理出力84がセレクタ79、81およびメモ
リ71、72のそれぞれの制御端子Ｓに供給される。
例えば、シーケンシャルアドレス53がセレクタ79、81の
それぞれの入力端子I2に入力されたとき、制御論理出力
84が負論理の場合には、セレクタ79の出力端子Ｏからシ
ーケンシャルアドレス85がセレクトされてメモリ71の入
力端子I2に入力される。これにより、書込通話データ54
がメモリ71に書き込まれるようになっている。このと
き、セレクタ81では入力端子74から読出通話データ61が
ここの入力端子I1に供給され、セレクタ81の出力端子Ｏ
から読出通話データ86がセレクトされてメモリ72の入力
端子I2に入力される。これにより、読出通話データ86が
メモリ72に読み出されるようになっている。このよう
に、メモリ71に通話データが書き込まれているとき、同
時にメモリ72に通話データを読み出すことができる。
それぞれの入力端子I2に入力されたとき、制御論理出力
84が負論理の場合には、セレクタ79の出力端子Ｏからシ
ーケンシャルアドレス85がセレクトされてメモリ71の入
力端子I2に入力される。これにより、書込通話データ54
がメモリ71に書き込まれるようになっている。このと
き、セレクタ81では入力端子74から読出通話データ61が
ここの入力端子I1に供給され、セレクタ81の出力端子Ｏ
から読出通話データ86がセレクトされてメモリ72の入力
端子I2に入力される。これにより、読出通話データ86が
メモリ72に読み出されるようになっている。このよう
に、メモリ71に通話データが書き込まれているとき、同
時にメモリ72に通話データを読み出すことができる。
制御論理回路82はフレームパルス51が入力されるタイミ
ングで制御論理出力84をセレクタ83の接続端子Ｓに入力
するようになっている。このため、セレクタ83では、メ
モリ71の出力端子Ｏから出力される通話データ87および
メモリ72の出力端子Ｏから出力される通話データ88を１
フレームごとに交互にセレクトする。通話データ87、88
は出力端子78に出力されると、これらが読み出される。
ングで制御論理出力84をセレクタ83の接続端子Ｓに入力
するようになっている。このため、セレクタ83では、メ
モリ71の出力端子Ｏから出力される通話データ87および
メモリ72の出力端子Ｏから出力される通話データ88を１
フレームごとに交互にセレクトする。通話データ87、88
は出力端子78に出力されると、これらが読み出される。
以上説明したように、本発明によれば書込通話データに
常に空きチャネルを確保しなくても任意の入力チャネル
を選んだ場合でも、通話路が正常に動作が行われている
かどうかの時分割多重のテストを比較的小規模な回路で
構成された装置で行うことができる。
常に空きチャネルを確保しなくても任意の入力チャネル
を選んだ場合でも、通話路が正常に動作が行われている
かどうかの時分割多重のテストを比較的小規模な回路で
構成された装置で行うことができる。
【図面の簡単な説明】 第１図〜第３図は本発明の一実施例を説明するためのも
ので、このうち第１図はスイッチモニタリング装置の構
成を表わしたブロック図、第２図はスイッチモニタリン
グ装置の動作を表わしたタイミング図、第３図は通話路
メモリの内部の構成を詳細に表わしたブロック図であ
り、第４図〜第６図は従来の時分割多重通話路スイッチ
の障害検出装置を説明するためのもので、このうち第４
図はこの装置の原理的な構成を示したブロック図、第５
図はこの装置に擬似ランダムデータ発生器の同期化回路
を使用した装置の構成を表わしたブロック図、第６はこ
の装置に擬似ランダムデータチェック回路を使用した装
置の構成を表わしたブロック図である。 31……通話路メモリ、 32……書込通話データ入力端子、 33……読出チャネル入力端子、 34……レジスタ（第１のレジスタ）、 35……レジスタ（第２のレジスタ）、 36……一致回路（第３の一致回路）、 37……一致回路（第１の一致回路）、 38……テストアドレス入力端子、 39……カウンタ、 41……フレームパルス入力端子、 44……一致回路（第２の一致回路）、 45……ゲート回路（タイミングテスト手段）。
ので、このうち第１図はスイッチモニタリング装置の構
成を表わしたブロック図、第２図はスイッチモニタリン
グ装置の動作を表わしたタイミング図、第３図は通話路
メモリの内部の構成を詳細に表わしたブロック図であ
り、第４図〜第６図は従来の時分割多重通話路スイッチ
の障害検出装置を説明するためのもので、このうち第４
図はこの装置の原理的な構成を示したブロック図、第５
図はこの装置に擬似ランダムデータ発生器の同期化回路
を使用した装置の構成を表わしたブロック図、第６はこ
の装置に擬似ランダムデータチェック回路を使用した装
置の構成を表わしたブロック図である。 31……通話路メモリ、 32……書込通話データ入力端子、 33……読出チャネル入力端子、 34……レジスタ（第１のレジスタ）、 35……レジスタ（第２のレジスタ）、 36……一致回路（第３の一致回路）、 37……一致回路（第１の一致回路）、 38……テストアドレス入力端子、 39……カウンタ、 41……フレームパルス入力端子、 44……一致回路（第２の一致回路）、 45……ゲート回路（タイミングテスト手段）。
Claims (1)
- 【請求項１】通話データで構成されたフレームをフレー
ムパルスとして供給するフレームパルス入力端子と、 通話データを書き込むための書込通話データを供給する
書込通話データ入力端子と、 通話データを読み出すための読出通話データを供給する
読出チャネルアドレス入力端子と、 これらフレームパルス入力端子、書込通話データ入力端
子および読出チャネルアドレス入力端子に入力側がそれ
ぞれ接続され、前記フレームパルスが入力されるタイミ
ングにより、一方のメモリで書込通話データを書き込ん
でいる間に他方のメモリに読出通話データを読み出すダ
ブルバッファ構成の通話路メモリと、 クロックを供給するクロック入力端子と、 このクロック入力端子に接続され、クロックが入力され
るタイミングにより前記通話路メモリに書き込むための
通話路メモリ書込アドレスを作成するカウンタと、 前記書込通話データのうち時分割多重のテストを行うデ
ータのアドレスを指定するためのテストアドレスを供給
するテストアドレス入力端子と、 このテストアドレス入力端子に入力側が接続され、テス
トアドレスおよび前記通話路メモリ書込アドレスとの一
致を検出する第１の一致回路と、 この第１の一致回路に入力側が接続され、これから出力
されるアドレス一致パルスにより前記書込通話データを
一時記憶する第１のレジスタと、 この第１のレジスタに入力側が接続され、前記フレーム
パルスが入力されるタイミングにより第１のレジスタか
ら出力される書込タイミングパルスを１フレーム毎に記
憶する第２のレジスタと、 前記通話路メモリの出力側に入力側が接続され、通話路
メモリから読み出された読出通話データと第２のレジス
タの出力パルスとのアドレスの一致を検出する第２の一
致回路と、 読出チャネルアドレス入力端子およびテストアドレス入
力端子に入力側が接続され、前記読出通話データのアド
レスとテストアドレスとの一致を検出する第３の一致回
路と、 この第３の一致回路の入力側に接続され、第２の一致回
路から出力されたアドレス一致出力パルスを第３の一致
回路から出力されるアドレス一致パルスのタイミングに
応じてテストを行うタイミングテスト手段 とを具備することを特徴とするスイッチモニタリング装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16114587A JPH077986B2 (ja) | 1987-06-30 | 1987-06-30 | スイッチモニタリング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16114587A JPH077986B2 (ja) | 1987-06-30 | 1987-06-30 | スイッチモニタリング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS647752A JPS647752A (en) | 1989-01-11 |
| JPH077986B2 true JPH077986B2 (ja) | 1995-01-30 |
Family
ID=15729448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16114587A Expired - Lifetime JPH077986B2 (ja) | 1987-06-30 | 1987-06-30 | スイッチモニタリング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077986B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206818A (en) * | 1991-09-19 | 1993-04-27 | International Business Machines Corporation | Fugitive emissions monitoring system including integrated fugitive emissions analyzer and source identifier |
| TWI662314B (zh) | 2018-05-11 | 2019-06-11 | 光芒光學股份有限公司 | 鏡頭及其製造方法 |
-
1987
- 1987-06-30 JP JP16114587A patent/JPH077986B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS647752A (en) | 1989-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0218830B1 (en) | A memory test apparatus | |
| US6519194B2 (en) | Semiconductor memory device with a rapid packet data input, capable of operation check with low speed tester | |
| KR100269504B1 (ko) | 파이프라인 구조를 가지는 반도체 메모리 디바이스의 데이타 출력 제어 회로(Data Output Control Circuit of Semiconductor Memory Device Having Pipeline Structure) | |
| JP2918007B2 (ja) | 並列型時間スイッチ | |
| US5677931A (en) | Transmission path switching apparatus | |
| JPH077986B2 (ja) | スイッチモニタリング装置 | |
| US5263028A (en) | Frame transfer device for a fixed format frame transmission network | |
| JPS58129621A (ja) | タイミング・パルス分配装置 | |
| JP2626899B2 (ja) | Ｉｃカード試験装置 | |
| JPH0530224B2 (ja) | ||
| JP2651178B2 (ja) | Ｉｃカード試験装置 | |
| US6351434B2 (en) | Synchronous counter for electronic memories | |
| SU1681304A1 (ru) | Устройство дл автоматического поиска дефектов в логических блоках | |
| JPS59211349A (ja) | フレ−ム同期の異常検出方式 | |
| SU1691841A1 (ru) | Устройство дл контрол цифровых объектов | |
| SU957278A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
| JPH03162042A (ja) | ディジタル信号処理回路の自己診断装置 | |
| SU1605281A1 (ru) | Устройство дл обнаружени ошибок в блоках интегральной оперативной пам ти | |
| SU1363212A1 (ru) | Устройство дл контрол больших интегральных схем | |
| JP2507879Y2 (ja) | Ｉｃ試験装置 | |
| SU1352624A1 (ru) | Устройство дл контрол логических блоков | |
| SU363977A1 (ja) | ||
| SU1269139A1 (ru) | Устройство дл контрол цифровых узлов | |
| JPH0227876B2 (ja) | Pairotsutoshikenhoshiki | |
| SU1104589A1 (ru) | Устройство дл контрол записи информации в программируемые блоки пам ти |