SU1681304A1 - Устройство дл автоматического поиска дефектов в логических блоках - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  производственной проверки после сборки печатных узлов, содержащих цифровые интегральные схемы. Целью изобретени   вл етс  повышение достоверности контрол . С этой целью в устройство, содержащее блок пам ти , блок формировани  адреса, блок управлени , блок предварительного анализа откликов, регистр начальных условий, блок сравнени , дискриминатор и коммутатор точек , введены блок формирователей выходных сигналов, буферный регистр, два элемента И, группа элементов И и триггер признаков ветвлени . 1 з.п.ф-лы, 14 ил.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  производственной проверки после сборки печатных узлов, содержащих цифровые интегральные схемы (ЦИС).

Целью изобретени   вл етс  повышение достоверности контрол .

На фиг.1 представлена структурна  схема устройства; на фиг.2-4 - схемы блока предварительного анализа откликов, дискриминатора и блока сравнени ; на фиг.5-10 - схемы узла управлени  блока предварительного анализа откликов, блока управлени , блока формировани  адреса, коммутатора точек, блока формирователей выходных сигналов и узла измерени ; на фиг.11-12 - временные диаграммы работы блока предварительного анализа и блока управлени  соответственно; на фиг.13 и 14 показано размещение информации в блоке пам ти устройства и блоке пам ти блока предварительного анализа откликов.

Устройство содержит (фиг.1) блок 1 пам ти , блок 2 формировани  адреса, блок 3 управлени , блок 4 предварительного анализа откликов, триггер 5 признаков ветвлени , первый элемент И 6, второй элемент И 7, блок 8 сравнени , дискриминатор 9, регистр 10 начальных условий, буферный регистр 11, блок 12 формирователей выходных сигналов, коммутатор 13 точек, группу 14 элементов И, контролируемый блок 15 и имеет информационный вход 16 и вход 17 пуска, выход 18 элемента И 7. третий выход 19 признака результата блока 4. четвертый информационный выход 20 блока 1 пам ти.

Блок 2 формировани  адреса предназначен дл  формировани  адресов, по которым в блоке 1 пам ти записываютс  программы контрол  цифровых микросхем, цифровых узлов и логического блока в целом .

Блок 3 управлени  обеспечивает проверку контролируемого блока 15 согласно

Os 00

со

g

программе, содержащейс  в блоке 11 пам ти .

Блок 4 предварительного анализа откликов предназначен дл  обнаружени  нелогических дефектов контролируемого) блока 15 типа ложного короткого замыкани  и обрывов в проводнике.

Триггер 5 признаков ветвлени  предназначен дл  хранени  текущего значени  признака разрешени  ветвлени  программы контрол  в зависимости от состо ни  выходов контролируемого блока 15.

Блок 8 сравнени  предназначен дл  сравнени  реакции контролируемого блока 15 с эталонными значени ми, поступающими из буферного регистра 11.

Дискриминатор 9 предназначен дл  анализа потенциалов в контрольных точках контролируемого блока 15 на соответствие их потенциалам логического О и 1.

Регистр 10 начальных условий предназначен дл  хранени  номеров каналов св зи с контролируемым блоком 15, участвующих в обработке программы контрол  конкретных ЦИС, узлов или блока 15 в целом, и хранени  адресов ветвлени  программ по результатам анализа состо ни  контролируемого блока 15,

Буферный регистр 11 предназначен дл  хранени  текущего значени  состо ни  каналов контрол  логических дефектов контролируемого блока 15 (тест наборов). В буферном регистре 11- дл  каждого канала контрол  содержитс  информаци , котора  определ ет входом или выходом  вл етс  контрольна  точка объекта контрол  15 в текущем такте проверки (1 бит), логический О или 1 должен выдаватьс  на контрольную точку (или сниматьс  с нее) в текущем такте проверки или контрольна  точка должна находитьс  в третьем (высокоимпе- дансном)состо нии (2 бита), должен или нет участвовать в формировании общего результата сравнени  результат сравнени  состо ни  конкретной контрольной точки с его эталонным значением (1 бит). Таким образом , разр дность буферного регистра 11 равна 4п, где о - число каналов контрол  логических дефектов, подключаемых через коммутатор 13 к контрольным точкам контролируемого блока 15,

Блок 12 формирователей выходных сигналов содержит п формирователей, каждый из которых предназначен дл  выдачи воздействий на одну контрольную точку контролируемого блока 15.

Коммутатор 13 точек предназначен дл  подключени  к предлагаемому устройству контрольных точек контролируемого блока 15, При проверке логических дефектов

контрольные точки подключаютс  к блоку 4, а при проверке логических элементов, цифровых узлов и блока 15 в целом контрольные точки подключаютс  к блоку 12 и дискриминатору 9. Контролируемый блок 15 представл ет собой печатный узел, содержащий корпуса ЦИС, соединенные печатными проводниками .

Блок 4 предварительного анализа откликов содержит (фиг.2) блок 21 пам ти, узел 22 управлени , схему 23 сравнени , узел 24 измерени ,

Дискриминатор 9 (фиг.З) содержит п дискриминаторов выходных сигналов, определ ющих логическое значение сигналов всех контрольных точек. Дискриминатор 9 дл  каждой контрольной точки содержит компа- раюр 25 логической 1, компаратор 26 логического О, элемент И 27, сумматор 28 по

модулю два.

Блок сравнени  8 (фиг.4) содержит группу 29 двухразр дных схем сравнени , группу 30 элементов И, элемент ИЛИ 31, регистр 32 результата, элемент И 33.

Регистр 32 результата предназначен

дл  фиксации в каждом такте программы контрол  логических дефектов результата сравнени  состо ни  контрольных точек с их эталонными значени ми. При останове

программы контрол  по несравнению реакций контролируемого блока 15 с эталонными содержимое регистра 32 результата может использоватьс  как дл  визуального

анализа, так и дл  анализа на управл ющей универсальной ЭВМ. Группа 30 элементов И содержит п элементов И и предназначена дл  разрешени  участи  в образовании общего результата сравнени  в текущем такте

программы контрол  результатов сравнени  конкретных контрольных точек, Контрольные точки, участвующие в образовании общего результата сравнени , определ ютс  состо нием третьей группы информационных входов блока 8,

Узел 22 управлени  блока 4 содержит (фиг.5) мультиплексор 34, триггер 35, элемент И 36, первый дешифратор 37, регистр 38 адреса, второй дешифратор 39, распределитель 40 импульсов, элемент ИЛИ 41, элементы И 42, элемент НЕ 43.

Блок 3 управлени  (фиг.6) содержит элемент ИЛИ 44, первый элемент И 45, генератор 46 тактовых импульсов, первый триггер

47, элемент ИЛИ-НЕ 48, элемент 49 задержки , второй триггер 50, второй элемент И 51, третий элемент И 52, распределитель 53 импульсов.,

Блок 2 формировани  адреса (фиг.7) содержит элемент 54 задержки, первый элемент И 55, второй элемент И. 56, первый

мультиплексор 57, элемент ИЛИ 58, первый счетчик 59, элемент НЕ 60, второй счетчик 61, второй мультиплексор 62.

Коммутатор 13 точек (фиг.8) содержит первый регистр 63, второй регистр 64, де- шифратор 65, первую, группу 66 обмоток реле, матрицу 67 обмоток реле, вторую группу 68 обмоток реле, первую группу 69 контактов реле, вторую группу 70 контактов реле, третью 71 группу контактов реле.

Блок 12 формирователей сигналов дл  одной контрольной точки содержит (фиг.9) элемент НЕ 72, первый элемент И 73, второй .элемент I/I 74, первый токовый ключ 75, второй токовый ключ 76. Первый токовый ключ 75 предназначен дл  выдача на контрольную точку кратковременных сильноточных воздействий в уровне логической 1. Второй токовый ключ 76 предназначен дл  выдачи на контрольную точку сильноточных воздействий в уровне логического О.

Токи токовых ключей 75. 76 должны быть достаточны дл  исключени  вли ни  на входы контролируемой ЦИС выходов соседних ЦИС контролируемого блока 15, подключенных к данным входам, чтобы контролируема  ЦИС реагировала только на выдаваемые на нее с выходов блока 12 воздействи .

На фиг.Ю приведен пример выполне- ни  узла 24 измерени , который содержит источник 77 опорного напр жени , эталонный резистор 78, двуханодный стабилитрон 79 и операционный усилитель 80.

Устройство работает следующим обра- зом.

Контролируемый блок 15 подключаетс  к устройству посредством коммутатора 13, который подключаетс  через второй вход- выход ко всем контрольным точкам блока 15.

Контрольными точками  вл ютс  все входы и выходы ЦИС. установленных на блоке 15, а также входы и выходы контролируемого блока 15.

Входе проверки коммутатор 13 подключает заданные контрольные точки к первому и второму входам признака анализа блока 4 либо все контрольные точки к выходам блока 12 формирователей сигналов и входам дискриминатора.

Перед началом работы устройства на его информационный вход 16 поступает программа проверки контролируемого блока 15, котора  записываетс  в блоки пам ти 1 и 21.

Блок 1 пам ти представл ет собой оперативное запоминающее устройство (ОЗУ), в котором размещаютс  программы контрол  логических дефектов блока 15. Размещение информации в блоке 1 пам ти

приведено на фиг.13. Вс  информаци  в ОЗУ делитс  на массив начальных условий и массив программ контрол . В начальных адресах ОЗУ записываютс  начальные услови  дл  программ контрол  ЦИС, узлов и блока 15 в целом. Начальные услови  занимают по одной  чейке пам ти дл  каждой программы контрол , в которой записываетс  следующа  информаци  : номера св зи с объектом контрол , участвующих в отработке данной программы (п бит информации ); если канал участвует в исполнении данной программы, то в соответствующем разр де  чейки пам ти записываетс  логическа  1, если не участвует - логический О, начальный адрес программы контрол  и адрес (в общем случае адреса) ветвлени  программы контрол .

Информаци  о работающих в программе каналах св зи с контролируемым блоком 15 и адрес ветвлени  программы контрол  по первому информационному выходу блока 1 пам ти поступают в регистр 10 начальных условий. Начальный адрес программы контрол  по третьему информационному выходу блока 1 поступает в блок 2.

В последующих адресах блока 1 пам ти размещаетс  массив программ контрол . Информаци  каждой программы контрол  состоит из пол  тест-наборов и пол  служебных признаков: конца программы, конца контрол  блока 15, ветвлени  программы.

Тест-наборы, хран щиес  в массиве тест-наборов, содержат состо щую из четырех бит дл  каждого канала св зи с контро- лируемым блоком 15 информацию о состо нии канала и контрольной точки в каждом такте проверки. Обща  разр дность тест-наборов дл  всех контрольных точек 4п двоичных разр дов, где п - число каналов контрол  логических дефектов.

Разр дность каждого из служебных признаков составл ет 1 бит. В общем случае разр дность признака ветвлени  может быть больше в зависимости от сложности программы.

Тест-наборы поступают по шестому информационному выходу блока 1 через группу элементов 14 в буферный регистр 11. Признаки конца программы, конца контрол  блока 15 в целом, ветвлени  программы по второму, четвертому и п тому информационным выходам блока 1 соответственно поступают в блок 2, блок 3 управлени , триггер 5 признаков ветвлени . Кажда  программа контрол  предназначена дл  поэлементного контрол  одной или нескольких одновременно контролируемых ЦИС или дл  функционального контрол 

цифрового узла или всего контролируемого

блока 15 в целом.

, Одновременный поэлементный контроль

на устройстве нескольких ЦИС производитс  а том случае, если выводы этих ЦИС не св заны между собой, например не соединены друг с другом проводником. Одновре- менный поэлементный контроль нескольких ЦИС позвол ет более рационально использовать объемы блока 1 и увеличить производительность контрол . В работе программ поэлементного контрол  ЦИС одновременно используютс  не все каналы контрол  логических дефектов, а только часть из них.

Тестовые наборы дл  поэлементного контрол  св занных напр мую ЦИС должны располагатьс  в разных программах контрол .

После программ контрол , осуществл ющих поэлементный контроль всех ЦИС блока 15, в блоке 1 пам ти располагаютс  программы контрол  функционировани  отдельных цифровых узлов и всего контролируемого блока 15 в целом.

При работе программы функционального контрол  всего блока используютс , как правило, все каналы контрол  логических дефектов, подключенные к контрольным точкам контролируемого блока 15.

Блок 21 пам ти представл ет собой ОЗУ, в котором размещаетс  программа контрол  нелогических дефектов блока 15, Размещение информации в блоке 21 пам ти приведено на фиг. 14. В каждой  чейке блока 21 пам ти хранитс  информаци , состо ща  из следующих полей:

1.Поле А кода номера контрольной точки , подключаемой к первому входу признака анализа блока 4 предварительного анализа.

2.Поле В номеров контрольных точек, подключаемых ко второму входу признака анализа блока 4 предварительного-анализа.

3.Поле С адреса, содержащего адреса блока 21 пам ти, по которым осуществл етс  переход в программе контрол  нелогических дефектов по признаку сравнени , поступающему со схемы 23 сравнени .

4.Поле Д адреса, содержащее адреса блока 21 пам ти, покоторым осуществл етс  переход в программе контрол  нелогических дефектов по признаку несравнени , поступающему со схемы 23 сравнени .

5.Поле Е признака наличи  (отсутстви ) замыкани  пары контрольных точек (проводников ) - эталонное значение.

Программа контрол  располагаетс  в блоке 21 пам ти в адресах с 00...000 до 11...100. Код 11... 110 в адресном поле Д служит признаком окончани  локализации нелогического дефекта. Код 11...111 в адресном поле С служит признаком окончани  программы контрол  нелогических дефектов . Пол  А и В  чейки, содержащие данный признак, должны иметь нулевое содержимое .

Информаци , содержаща с  в пол х А и В, через первый и второй информационные

выходы блока 4 поступает в коммутатор 13 (в регистры 63 и 64 соответственно).

Информаци , содержаща с  в пол х С и Д, через четвертый и п тый информационные выходы блока 21 пам ти поступает в

узел 22 управлени . Информаци , содержаща  в поле Е, через третий информационны выход блока 21 пам ти поступает на первый вход схемы 23 сравнени .

После окончани  заполнени  ОЗУ блоки

Claims (2)

1. Устройство дл  автоматического поиска дефектов в логических блоках, содержащее блок пам ти, блок формировани  адреса, блок управлени , блок предвари5 тельного анализа откликов, регистр началь- ных условий, блок сравнени , дискриминатор и коммутатор точек, первый информационный вход-выход которого соединен со входом дискриминатора, первый

0 информационный выход которого подключен к первому информационному входу блока сравнени , второй информационный вход-выход коммутатора точек  вл етс  входом-выходом устройства дл  подключени 

5 ко входу-выходу обьекта контрол , первый и второй информационные выходы коммутатора точек соединены соответственно с первым и вторым входами признака анализа блока предварительного анализа откликов,

0 первый и второй информационные выходы и первый выход признака результата которого подключены соответственно к первому и второму информационным входам и первому управл ющему входу коммутатора то5 чек, второй управл ющий вход которого соединен с первым выходом блока управлени , второй, третий и четвертый выходы которого подключены соответственно к тактовому входу блока предварительного

0 анализа откликов, входу управлени  выдачей данных блока формировани  адреса и синхровходу регистра начальных условий, информационный вход которого соединен с первым информационным выходом блока

5 пам ти, адресный вход блока пам ти подключен к выходу блока формировани  адреса , а вход начальной установки блока управлени  соединен со вторым выходом признака результата блока предварительного анализа откликов, отличающеес 

тем, что, с целью повышени  достоверности контрол , в него введены блок формирователей выходных сигналов, буферный регистр , два элемента И, группа элементов И, триггер признаков ветвлени , причем второй информационный выход блока пам ти подключен ко входу управлени  синхронизацией блока управлени  и первому входу управлени  счетом блока формировани  адреса , третий, четвертый, п тый и шестой информационные выходы блока пам ти соединены соответственно с первым информационным входом блока формировани  адреса, первым входом сброса блока управлени , информационным входом триггера признаков ветвлени  и первыми входами элементов И группы, выходы и вторые входы которых подключены соответственно к информационному входу буферного регистра и первому информационному выходу регистра начальных условий, второй информационный выход которого соединен со вторым информационным входом блока формировани  адреса, второй вход управлени  счетом, вход разрешени  счета и вход управлени  приемом данных которого подключены соответственно к п тому и четвертому выходам блока управлени  и выходу первого элемента И, первый и второй входы -которого соединены соответственно с выходом блока сравнени  и пр мым выходом триггера признаков ветвлени , управл ющий вход, второй, третий и четвертый информационные входы блока сравнени  подключены соответственно к шестому выходу блока управлени , второму информационному выходу дискриминатора, первому и второму информационным выходам буферного регистра, третий информационный выход которого соединен с п тым информационным входом блока сравнени  и первым входом блока формирователей выходных сигналов, второй вход и выход которого подключены соответственно к четвертому информационному входу буферного регистра и первому информационному входу-выходу коммутатора точек, синхровход буферного регистра соединен с седьмым выходом блока управлени , с синхровходом триггера признаков ветвлени , первый и второй входы и выход второго элемента И соединены соответственно с выходом блока сравнени ,

инверсным выходом триггера признаков ветвлени  и вторым входом сброса блока управлени , вход пуска блока предварительного анализа откликов  вл етс  входом пуска устройства, а третий выход признака результата блока предварительного анализа откликов, выход второго элемента И и четвертый информационный выход блока пам ти образуют выход индикации устройства .

2. Устройство по п.1, о т л и ч а ю щ е е- с   тем, что блок управлени  содержит генератор тактовых импульсов, элемент задержки , два триггера, элемент ИЛИ, элемент ИЛИ-НЕ, три элемента И и распределитель импульсов, первый, второй и третий выходы которого соединены сосгветственно с п тым, шестым и седьмым выходами блока, вход установки, вход сброса и выход первого триггера подключены соответственно ко входу начальной установки блока, выходу элемента ИЛИ и первому выходу блока, первый и второй входы элемента ИЛИ соединены соответственно с первым и вторым входами сброса блока, первый и второй входы и выход первого элемента И подключены соответственно ко входу управлени  синхронизацией блока, выходу генератора тактовых импульсов и первому входу элемента ИЛИ-НЕ, второй вход и выход которого соединены соответственно со входом начальной установки блока и синхровходом второго триггера, информационный вход, вход сброса, пр мой и инверсный выходы которого подключены соответственно к выходу первого триггера, выходу элемента задержки, второму выходу блока и первому входу второго элемента И, второй и третий входы и выход второго элемента И соединены соответственно с выходом первого триггера, выходом генератора тактовых импульсов и входом распределител  импульсов, кроме того, выход генератора тактовых импульсов подключен ко второму выходу блока, первый и второй входы третьего элемента И соединены соответ- ственно с пр мым выходом второго триггера и выходом генератора тактовых импульсов, а выход третьего элемента И подключен ко входу элемента задержки и четвертому выходу блока.

1

г

о

И)С1891

Фаг. 8

91

Ј1 ё

9f+

т

мюэиуоНэ ц  л/aw дахкд

пшкывим ошд щ -охчгд он иппвийайни

{гохощеоху ппнзэйр

gaawfiuun щ мэги fli/agatti/3edpowg ройвшц

дозмИина оь wot -пизцзйизпйцащ ппдйщ

SCffti&nifuteoMg

b

№и)

8 глф

//  

SL

и

W

we 1891

I

1681304

Информаци  д регистр fjQ начальных условий.

Начальные адрес а программ / контрол  ЦИЦ

00... 0100

0000

О -01000

ооою

о., юооо

00011

О.Of/000

O...OfOO

О... 0111 О 01000

O...0ffff О-Of0000

O...0t0fft О...Of/000 О Off 111

Фиг.  

фиг М

пелагических дефектов

Составитель Г. Виталиев

Редактор Т. Орловска  Техред М.Моргентал

Заказ 3312Тираж386Подписное

ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., 4/5

Массив начальных условий

Служебные признана вд /гокиЭ,5

Тейтнао оры

Программа л/2

Программа Н5

Программа л/4

признак конца локализации

дефекта. Признан конца контрол 

Корректор С. Черни