SU1104589A1 - Устройство дл контрол записи информации в программируемые блоки пам ти - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЗАПИСИ ИНФОРМАЦИИ В ПРОГРАММИРУЕМЫЕ БЛОКИ ПАМЯТИ, содержащее регистр адреса, регистр числа, первый блок сравнени , блок индикации, блок управлени , блок сопр жени , блок пам ти, амплитудный дискриминатор и формирователи токов программировани , одни выходы которых  вл ютс  одни.ми информационными выходами устройства, а другие выходы - управл ющими выходами устройства, адресными выходами которого  вл ютс  выходы регистра адреса, причем первый вход блока индикации и адресный вход блока пам ти подключены к выходу регистра адреса, управл ющий вход которого и управл ющий вход регистра числа соединены с первым выходом блока управлени , второй и третий выходы которого подключены соответственно к входам формирователей токов программировани  и к второму входу блока индикации, третий вход которого соединен с одними входами первого блока сравнени  и одними входами амплитудного дискриминатора, другие входы которого подключены к одним выходам формирователей токов программировани , а одни выходы соединены с четвертым входом блока индикации и другими входами первого блока сравнени , выход которого подключен к первому входу блока управлени , информационные входы и выходы блока пам ти соединены соответственно с выходами блока сопр жени  и с входами регистра числа, другие выходы амплитудного дискриминатора  вл ютс  другими информационными выходами устройства, отличающеес  тем, что, с целью повыщени  надежности устройства путем обеспечени  контрол  записи информации и адресных чепей устройства, в него введены второй и третий блоки сравнени , блоки обнаружени  неисправностей, регистр конечного адреса и селектор, одни выходы которого соединены с одними входами первого блока сравнени , а одни входы - с выходами регистра числа и входами первого блока обнаружени  неисправностей, выход которого подключен к второму входу блока управлени , четвертый выход которого соединен с другими входами селектора, другой выход которого подключен к третьему входу блока управлени , четвертый вход которого соединен с выходом второго блока обнаружени  неисправностей, входы которого подключены к выходам регистра адреса и одним входам второго и третьего блоков сравнени , другие входы второго блока сравнени  соединены с выходами регистра конечного адреса, а подключен к п тому входу блока управлени , п  тый выход которого соединен с управл юсл щим входом блока пам ти, а шестой вход - с выходом третьего блока сравнени , дру00 гие входы которого  вл ютс  контрольнысо ми входами устройства. 2. Устройство по п. 1, отличающеес  тем, что каждый из блоков обнаружени  неисправностей содержит схему свертки по модулю, выход которой подключен к одному из входов четвертого блока сравнени , выход которого соединен с входом элемента индикации, входы схемы свертки по мо дулю и другие входы четвертого блока сравнени   вл ютс  входами блока, выходом которого  вл етс  выход четвертого блока сравнени .

Description

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано дл  контрол  записи информации в программируемые посто нные запоминающие устройства в процессе производства и эксплуатации .

Известно устройство дл  контрол  записи информации в программируемые блоки пам ти, содержащее блок управлени , регистры адреса, регистр данных, блоки пам ти , счетчики, компаратор адреса, компаратор данных, ключи, формирователи, блок программируемых синхросигналов 1.

Данное устройство характеризуетс  больщими аппаратурными затратами и недостаточной надежностью в работе.

Наиболее близким к предлагае.мому  вл етс  устройство дл  контрол  записи информации в программируемые блоки пам ти ,содержащее регистр адреса, информационный регистр, узел фиксации положени  блоков пам ти, блоки индикации, сравнени , управлени , сопр жени , пам ти, амплитудный дискриминатор и формирователи токов программировани , выходы которых соединены соответственно с информационным выводом и управл ющим входом узла фиксации положени  блоков пам ти , адресный вход которого подключен к первому входу блока индикации и выходу регистра адреса, управл ющий вход которого соединен с входом сброса информационного регистра и с первым выходом блока управлени , второй и третий выходы которого соединены соответственно с входами формирователей токов программировани  и с вторым входом блока индикации, третий вход которого соединен с первым входом блока сравнени , выход которого соединен с входом блока управлени , а второй вход - с четвертым входом блока индикации и с выходом амплитудного дискриминатора , вход которого подключен СООТветственно к информационному выводу узла фиксации положени  блоков пам ти и к первому входу блока сравнени , выход блока пам ти соединен с входом информационного регистра, первый вход - с выходом регистра адреса, а второй вход - с выходом блока сопр жени  2.

Основным Егедостатком известного устройства  вл етс  низка  надежность в работе , так как отсутствует контроль записываемой информации, формировани  и передачи адреса записи и недостаточен контроль в ходе выполнени  записи в блоки программируемых посто нных запоминающих устройств (ППЗУ).

Цель изобретени  - повышение надежности устройства путем обеспечени  контрол  записи информации и адресных цепей.

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  записи информации в программируемые блоки пам ти, содержащее | ;гистр адреса, регистр чис/та, первый блок сравнени , блок индикации, блок управлени , блок сопр жени , блок пам ти, амплитудный дискриминатор и формирователи токов программировани , одни выходы которых  вл ютс  одними информационными выходами устройства, а другие выходы - управл ющими выходами устройства, адресными выходами которого  вл ютс  выходы регистра адреса, причем первый вход блока индикации и адресный вход блока пам ти подключены к выходу регистра адреса, управл ющий вход которого и управл ющий вход регистра числа соединены с первым выходом блока управлени , второй и третий выходы которого подключены соответственно к входам формирователей токов программировани  и к второму входу блока индикации, третий вход которого соединен с одними входами первого блока сравнени  и одними входами амплитудного дискриминатора, другие входы которого подключены к одним выходам формирователей токов программировани , а одни выходы соединены с четвертым входом блока индикации и другими входами первого блока сравнени , выход которого подключен к первому входу блока управлени , информационные входы и выходы блока пам ти соединены соответственно с выходами блока сопр жени  и с входами регистра числа, другие входы амплитудного дискриминатора  вл ютс  другими информационными выходами устройства, введены второй и третий блоки сравнени , блоки обнаружени  неисправностей, регистр конечного адреса и селектор, одни выходы которого соединены с одними входами первого блока сравнени , а одни входы - с выходами регистра числа и входами первого блока обнаружени  неисправностей, выход которого подключен к второму входу блока управлени , четвертый выход которого соединен с другими входами селектора , другой выход которого подключен к третьему входу блока управлени , четвертый вход которого соединен с выходом второго блока обнаружени  неисправностей, входы которого подключены к выходам регистра адреса и одним входам второго и третьего блоков сравнени , другие входы второго блока сравнени  соединены с выходами регистра конечного адреса, а выход подключен к п тому входу блока управлени , п тый выход которого соединен с управл ющим входом блока пам ти, а шестой вход - с выходом третьего блока сравнени , другие входы которого  вл ютс  контрольными входами устройства.

Каждый из блоков обнаружени  неисправностей содержит схему свертки по модулю , выход которой подключен к одному из входов четвертого блока сравнени , выход

которого соединен с входом элемента индикации , входы схемы свертки по модулю и другие входы четвертого блока сравнени   вл ютс  входами блока, выходом которого  вл етс  выход четвертого, блока сравнени .

На фиг. 1 представлена функциональна  схема предлагаемого устройства; на фиг. 2 - 4 - функциональные схемы блока обнаружени  неисправностей, селектора и блока управлени  соответственно; на фиг. 5функциональна  схема амплитудного дискриминатора .

Устройство содержит (фиг. 1) регистр. 1 адреса, регистр 2 числа. На фиг. 1 показан узел 3 фиксации положени  контролируемого программируемого блока пам ти (микросхемы ППЗУ). Устройство содержит также блок 4 индикации, первый блок 5 сравнени , блок б управлени , блок 7 сопр жени , блок 8 пам ти, амплитудный дискриминатор 9, формирователи 10 токов программировани , второй 11 и третий 12 блоки сравнени , первый 13 и второй 14 блоки обнаружени  неисправностей, регистр 15 конечного адреса и селектор 16.

Каждый из блоков 13 и 14 обнаружени  неисправностей содержит (фиг. 2) схему 17 свертки по модулю, четвертый блок 18 сравнени  и элемент 19 индикации.

Селектор 16 содержит (фиг. 3) группу из п элементов НЕ 20 (где п - число разр дов в информационном слове микросхемы ППЗУ), элемент ИЛИ 21, первую 22 и вторую 23 группы из п элементов И в каждой и коммутатор 24 с информационными входами 25, число которых равно М, и управл ющими входами 26, число которых равно К (где М - число разр дов в информационном слове блока 8 пам ти; К ).

На фиг. 3 обозначены выходы 27-29 селектора .

Блок 6 управлени  содержит (фиг. 4) генератор 30 одиночных импульсов, предназначенный дл  первоначального пуска устройства, генератор 3 тактовой частоты, генератор 32 синхронизирующих импульсов, счетчик 33 и дещифратор 34, предназначенные дл  выработки импульсов управлени  селектором 16, группу управл ющих триггеров и переключателей 35, триггер 36 включени  частоты, регистр 37 неисправностей, блок 38 задани  параметров программирующих импульсов, элементы ИЛИ 39 и 40, элементы И 41-43, элементы НЕ 44 и 45, элементы 46 и 47 задержки.

Амплитудный дискриминатор 9 содержит (фиг. 5) элементы НЕ 48, ключи 49 и 50, элементы 51 и 52 разв зки, нагрузочные элементы 53 и вход 54 опорного напр жени .

Устройство работает следующим образом.

Перед началом процесса записи информации выполн етс  режим «Контроль, целью которого  вл етс  определение правильности хранени  первоначального кода в контролируемой микросхеме ППЗУ. Дл  этого устанавливаютс  в соответствующие положени  ППЗУ переключатели 35 (фиг. 4) в блоке 6, а микросхема ППЗУ устанавливаетс  в узел 3 (фиг. 1). Затем на регистре 1 устанавливаетс  начальный адрес, а на регистре 15 - -конечный адрес массива пам ти данной микросхемы, в -блок 8 заноситс  код, соответствующий первоначальному коду микросхемы (все «О или «1 - в зависимости от ее типа), и производитс  пуск устройства.

Сигнал «Пуск, выработанный генератором 30, поступает в регистр 2 в качестве сигнала установки в ноль и на вход элементов 46 и 47 задержки. С выхода элемента 46 сигнал, задержанный на врем  добавлени  единицы к показанию регистра 1, поступает в блок 8 и обеспечивает считывание и передачу информации в регистр 2 по адресу, поступающему из регистра 1. С выхода элемента 47 задержки сигнал «Пуск задержанный на врем  срабатывани  блоков 13 и 14, поступает на опрос элемента И 43. На других входах этого элемента ко времени по влени  сигнала опроса могут по витьс  с блоков 13 и 14 сигналы «Неисправность или «Исправно. Сигнал на выходе элемента И 43 по вл етс  только в том случае, когда из блоков 13 и 14 приход т сигналы «Исправно.

Выработка указанных сигналов в блоках 13 и 14 происходит следующим образом . Код адреса (дл  блока 14) или числа (дл  блока 13) поступает на вход схемы 17 свертки по модулю (фиг. 2), с выхода которой выработанные контрольные коды поступают на первые входы блока 18. На вторые входы блока 18 поступают сопровождающие адрес (в блоке 14) или число (в блоке 13) контрольные коды (по модулю три или два). В случае совпадени  этих кодов блок 18 вырабатывает потенциал, соответствующий сигналу «Исправно, при несовпадении кодов вырабатываетс  потенциал , соответствующий сигналу «Неисправность . При этом характер выработанных сигналов может быть определен оператором по состо нию элемента 19 индикации. Таким образом, если адрес формируетс  правильно и число, прин тое в регистр 2, при передаче не исказилось, то на входы элемента И 43 от блоков 13 и 14 поступают сигналы «Исправно и сигнал опроса обеспечит на выходе элемента И 43 по вление сигнала, который установит в «1 триггер 36 в блоке 6.

Потенциал с триггера 36 разрещает поступление тактовой частоты с выхода элемента И 41 на вход генератора 32, который в первом такте вырабатывает импульс анализа сигнала, поступающего из блока 12, в котором происходит сравнение кода адреса , передаваемого из регистра 1 в контролируемую микросхему ППЗУ через адресные выходы устройства, с кодом адреса, поступающим на входы устройства с соответствующих контрольных выводов узла 3. Если произойдет несовпадение этих кодов, например, по причине отсутстви  контакта в узле 3, то из блока 12 в блок 6 выдаетс  сигнал «Неисправность. Этот сигнал поступает дл  фиксации в регистр 37 и генератор 32, который вырабатывает сигнал установки в «О триггера 36 и тем самым останавливает работу устройства. Если в блоке 12 зафиксируетс  совпадение кодов адреса на адресных выходах и контрольных входах устройства, что говорит о наличии контактов в адресных цеп х узла 3 и провер емой микросхемы ППЗУ, то блок 12 выдает в генератор 32 сигнал «Исправно. По этому сигналу в генераторе 32 вырабатываетс  импульс дл  анализа потенциала, поступающего из блока 5. В данном режиме на одни входы этого блока поступает из регистра 2 через селектор 16 первоначальный код числа, а другие входы- код, хран щийс  в ППЗУ и поступающий че рез дискриминатор 9. В случае совпадени  этих кодов из блока 5 в генератор 32 поступает потенциал «Исправно, который обеспечивает выработку им сигналов «Установка в ноль регистра 2, «+1 к показанию регистра 1, «Пуск. Далее происходит цикл работы, описанный выще, но только по следующему адресу. В случае несовпадени  кодов из блока 5 в генератор 32 передаетс  потенциал «Неисправность . Генератор 32 по этому сигналу обеспечивает фиксацию этой неисправности в регистре 37 и установку в «О триггера 36. Происходит останов работы устройства, и оператор фиксирует неисправность микросхемы ППЗУ при входном контроле . В случае, когда неисправность не фиксируетс  ни при формировании адреса и его передаче в блок 8 и узел 3 (микросхему ППЗУ), ни при передаче эталонной информации в регистр 2, ни при сравнении эталонного кода с хран щимс  в ППЗУ кодом, работа продолжаетс  до окончани  провер емого массива. Конец массива определ етс  по выработке блоком 11 потенциала «Конец массива, который по вл етс  в случае совпадени  текущего кода адреса, поступающего из регистра 1, с кодом конечного адреса, поступающего из регистра 15. Сигнал «Конец массива поступает на триггеры 35 и далее в генератор 32, который вырабатывает сигнал установки в «О триггера 36 и останавливает работу устройства . При этом на блоке 4 высвечиваетс  индикаци  «Конец контрол . После заверщени  контрол  выполн етс  режим «Запись. Перед началом работы по данному режиму проверенна  и исправна  микросхема ППЗУ остаетс  в узле 3, на регистре 1 устанавливаетс  начальный адрес, а на регистре 15 - конечный адрес записываемого массива, в блок 8 вводитс  записываема  информаци , в блоке 6 переключатели 35 став тс  в соответствующее положение и производитс  запуск работы устройства. Начало работы в данном режиме происходит аналогично с выполнением режима «Контроль до момента определени  наличи  контактов в адресных цеп х. При наличии указанных контактов работа буДет продолжена, так как блок 12 вырабатывает, сигнал «Исправно . Этот сигнал поступает в генератор 32 и в данном режиме обеспечивает подачу импульса на вход счетчика 33, а с его выхода - на вход дещифратора 34. Сигнал с выхода дещифратора 34 через элемент ИЛИ 40 поступает в селектор 16, который служит дл  выполнени  двух этапов селекции. Первый этап выполн етс  коммутатором 24 (фиг. 3) и предназначен дл  выбора определенной группы разр дов, подлежащих в дальнейщем дл  записи в ППЗУ, из состава всей информации, поступивщей на коммутатор 24 из регистра 2. Этот этап вызван тем, что, как правило, записываема  в микросхемы ППЗУ информаци  содержит меньщее количество разр дов , чем содержитс  их- в запоминающих устройствах, используемых в качестве блока 8. Например, в микросхему ППЗУ записываетс  четыре, восемь разр дов, а блок 8 пам ти может иметь разр дность щестнадцать и более. Первый этап селекции выполн етс  путем подачи с переключателей 35 на один из входов коммутатора 24 разрещающего сигнала. В этом случае на выходе коммутатора 24 коммутируютс  п разр дов , соответствующих выбранной дл  записи в ППЗУ группе разр дов. Второй этап селекции выполн етс  путем подачи через элемент ИЛИ 40 разрещающего сигнала с дещифратора 34 на управл ющий аход одного из п элементов И 22 и служит дл  определени  информационного состо ни  конкретного разр да в выбранной группе разр дов ППЗУ. При поступлении первого импульса в счетчик 33 с дещифратора 34 разрещающий сигнал поступает на первый элемент И 22, при поступлении п-го импульса - на п-й элемент И 22. При этом на других входах элементов И 22 могут быть как разрещающие, так и запрещающие сигналы, которые поступают с выходов коммутатора 24 и соответствуют информационному состо нию «1« или «О. В соответствии с этим и на выходе опращиваемого элемента И 22 будет наблюдатьс  сигнал, соответствующий «1 или «0 Этот сигнал через элемент ИЛИ 21 поступает в блок 6, в блок 5 и через элементы НЕ 20 и элементы И 23 в дискриминатор 9.

Если в конкретном разр де обнаруживаетс  «О, то потенциал, соответствующий этому состо нию, поступает с элемента И 22 на триггеры 35 блока 6 и обеспечивает выработку генератором 32 очередного импульса . Этот импульс поступает в счетчик 33, дешифратор 34 на основании этого опрашивает следуюш.ий элемент И 22, и, если снова обнаруживаетс  «О, цикл снова повтор етс , пока в каком-то разр де не обнаружитс  «1. При поступлении этого сигнала на триггеры 35 происходит включение в работу блока 38. Этот блок выдает на формирователи 10 управл ющие сигналы, которые определ ют амплитуду и длительность программирующих импульсов, период их следовани  и количество. С формирователей 10 импульсы питани  и другие сигналы (например, разрешени  выборки) передаютс  непосредственно в микросхему ППЗУ (через узел 3), а сигналы, определ ющие запись в конкретный разр д ППЗУ, поступают на питающие входы всех ключей 49 (фиг. 5) дискриминатора 9, которые в этот момент закрыты, за исключением ключа 49, соответствующего разр ду с обнаруженной «1. Это обеспечиваетс  подачей управл ющих сигналов, на входы дискриминатора 9с элементов И 23 селектора 16. При этом на управл ющие входы элементов И 23 в данный момент из блока 6 приходит разрешающий потенциал.

Таким образом, положительные программирующие импульсы с выхода дискриминатора 9 поступают только на тот информационный вход ППЗУ (узел 3), на который они должны поступить дл  записи (программировани ) информации.

После выдачи серии программирующих импульсов по соответствующему сигналу из блока 38 устройство производит контроль правильности записи информации в данном разр де. Дл  этого в генераторе 32 блока 6 анализируетс  сигнал, пришедший из блока 5. В этот момент в блоке 5 на один вход приход т потенциалы с элементов И 22 (все сигналы запрещающие, за исключением того потенциала, который соответствует обнаруженной «1). На другие входы блока 5 приход т сигналы с выходов ключей 50 дискриминатора 9, которые соответствуют тем ключам 49, на входы которых пришли запрещающие сигналы с элементов И 23 селектора 16 (также запрещающие сигналы).

В том звене дискриминатора 9, которое соответствует разрещающе.му потенциалу, на входе того ключа 49, который соответствует разр ду, в котором обнаружена в записываемом информационном слове «1, потенциал зависит от сигнала, пришедшего из провер емой микросхемы ППЗУ. Этот

сигнал приходит на выход соответствующего ключа 49 и отрицательный вывод элемента 51 разв зки. Поскольку данный ключ 49 открыт и программирующие импульсы в этот момент отсутствуют, то потенциал в этой точке соответствует потенциалу, пришедшему из микросхемы ППЗУ. Если из микросхемы (через узел 3) приходит низкий потенциал , то на входе и выходе соответствующего ключа 50 будут запрещающие потенциалы . Если из микросхемы приходит высокий потенциал (это соответствует произведенной записи «1), то ток по цепи вход 54 - нагрузочный элемент 53 - элемент 51 разв зки протекать не будет, на входе ключа 50 будет высокий потенциал, и он будет открыт, т. е. на выход дискриминатора 9 пройдет потенциал, соответствующий «1. Этот потенциал поступает в блок 4 и на вход блока 5. Поскольку в момент на соответствующих входах блока 5 будут одинаковые сигналы, он выдает сигнал «Исправно .

Таким образом, сигналы «Исправно и «Неисправность, поступающие из блока 5 в блок 6, в ходе процесса записи анализируютс  соответствующими импульсами генератора 32 (фиг. 4). На основании этого анализа и требований технических условий на запись информации в микросхему ППЗУ происходит управление блоком 38. Если в конце цикла записи запись в конкретный разр д ППЗУ не производитс , то генератор 32 вырабатывает импульс установки в «О триггера 36 (т. е. останавливает работу устройства) и оператор видит по индикации регистра 1, счетчика 33 и регистра 37 адрес незаписанного информационного слова, номер разр да, в который не произвелась запись, и характер неисправности .

В том случае, когда запись выполнилась нормально, генератор 32 вырабатывает очередной импульс в счетчик 33 и цикл повтор етс . Это происходит до тех пор, пока счетчик 33 не выработает (п + 1)-й импульс, что говорит о записи всего информационного слова. Этот импульс поступает на триггеры 35 и обеспечивает контроль правильности записи в микросхему ППЗУ всего информационного слова по данному адресу. Дл  этого в селектор 16 с триггеров 35 через элемент ИЛИ 40 выдаетс  сигнал «Контроль группы, который в виде разрешающих потенциалов поступает на все управл ющие входы элементов И 22, а через элемент НЕ 45 в виде запрещающего потенциала - на все управл ющие входы элементов И 23. Это обеспечивает поступление на входы блока 5 из регистра 2 через селектор 16 кода числа всей выбранной дл  записи группы разр дов. На другие входы блока 5 поступает через дискрими атор 9 на контроль код всей записанной по данному адресу информации из ППЗУ.

Если сравнение в блоке 5 по каким-либо причинам не произойдет, то блок 6 при анализе сигнала «Неисправность, пришедшего из блока 5, останавливает работу устройства . В случае сравнени  кодов блок 6 обеспечивает переход к записи информации по следуюшему щ дресу, как описано выше.

Описанным образом работа продолжаетс  до тех пор, пока из блока 11 не придет сигнал, сообщающий о совпадении текущего адреса с конечным. Этот сигнал поступает на триггеры 35 блока 6 и обеспечивает после контрол  правильности записи по данному адресу останов работы устройства . При этом на блок 4 из блока 6 выдаетс  сигнал «Конец записи. Запись информации на этом окончена.

После режима записи производитс  режим «Контроль, целью которого  вл етс  определение правильности произведенной в микросхему ППЗУ записи всего массива информации. Этот режим выполн етс  так же, как и входной контроль, с той разницей, что вместо кодов первоначального состо ни  в блок 8 заноситс  записанна  (эталонна ) информаци .

Работа устройства рассмотрена дл  случа  записи в ППЗУ информации, соответствующей состо нию «1. Если требуетс  производить, запись информации, соответствующей состо нию «О, то на входе коммутатора 24 предусматриваетс  инверси  кода, поступающего из регистра 2. Пор док работы устройства от этого не мен етс . Таким образом, предлагаемое устройство позвол ет производить контроль записи информации в блоки программируемых посто нных запоминающих устройств с повышенной надежностью, что обеспечиваетс  контролем формировани  и выдачи адреса записи путем введени  блока 14, контролем правильности выдачи записываемой информации путем введени  блока 13, контролем наличи  контактов в адресных цеп х ППЗУ путем введени  блока 12, а также

контролем за выполнением процесса записи в каждый разр д и каждое информационное слово ППЗУ в ходе этого процесса. Введение селектора 16 позвол ет примен ть устройство дл  контрол  блока пам ти {ППЗУ) с любой разр дной сеткой, а вве0 дение блока 11 и регистра 15 конечного адреса позвол ет измен ть объем записываемой и контролируемой информации. В результате этого снижаетс  процент брака при записи информации в ППЗУ и повышаетс  производительность труда при производстве микросхем ППЗУ и контроле их качества.

Технико-экономическое , преимущество предлагаемого устройства заключаетс  в более высокой надежности по сравнению с прототипом.

От. 6

ZS

О т. 2 25

От. 6

27

Фиг.3

Фиг. 5

Claims (2)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЗАПИСИ ИНФОРМАЦИИ В ПРОГРАММИРУЕМЫЕ БЛОКИ ПАМЯТИ, содержащее регистр адреса, регистр числа, первый блок сравнения, блок индикации, блок управления, блок сопряжения, блок памяти, амплитудный дискриминатор и формирователи токов программирования, одни выходы которых являются одними информационными выходами устройства, а другие выходы — управляющими выходами устройства, адресными выходами которого являются выходы регистра адреса, причем первый вход блока индикации и адресный вход блока памяти подключены к выходу регистра адреса, управляющий вход которого и управляющий вход регистра числа соединены с первым выходом блока управления, второй и третий выходы которого подключены соответственно к входам формирователей токов программирования и к второму входу блока индикации, третий вход которого соединен с одними входами первого блока сравнения и одними входами амплитудного дискриминатора, другие входы которого подключены к одним выходам формирователей токов программирования, а одни выходы соединены с четвертым входом блока индикации и другими входами первого блока сравнения, выход которого подключен к первому входу блока управления, информационные входы и выходы блока памяти соединены соответственно с выхо дами блока сопряжения и с входами регистра числа, другие выходы амплитудного дискриминатора являются другими информационными выходами устройства, отличающееся тем, что, с целью повышения надежности устройства путем обеспечения контроля записи информации и адресных цепей устройства, в него введены второй и третий блоки сравнения, блоки обнаружения неисправностей, регистр конечного адреса и селектор, одни выходы которого соединены с одними входами первого блока сравнения, а одни входы — с выходами регистра числа и входами первого блока обнаружения неисправностей, выход которого подключен к второму входу блока управления, четвертый выход которого сое- _с динен с другими входами селектора, другой SS выход которого подключен к третьему входу блока управления, четвертый вход которого соединен с выходом второго блока обнаружения неисправностей, входы которого подключены к выходам регистра адреса и одним входам второго и третьего блоков сравнения, другие входы второго блока сравнения соединены с выходами регистра конечного адреса, а выход подключен к пятому входу блока управления, пятый выход которого соединен с управляющим входом блока памяти, а шестой вход — с выходом третьего блока сравнения, другие входы которого являются контрольными входами устройства.

2. Устройство по π. 1, отличающееся тем, что каждый из блоков обнаружения неисправностей содержит схему свертки по модулю, выход которой подключен к одному из входов четвертого блока сравнения, выход которого соединен с входом элемента индикации, входы схемы свертки по модулю и другие входы четвертого блока сравнения являются входами блока, выходом ко. торого является выход четвертого блока сравнения.