SU634291A1 - Устройство дл контрол электрического монтажа - Google Patents

Устройство дл контрол электрического монтажа

Info

Publication number
SU634291A1
SU634291A1 SU762355685A SU2355685A SU634291A1 SU 634291 A1 SU634291 A1 SU 634291A1 SU 762355685 A SU762355685 A SU 762355685A SU 2355685 A SU2355685 A SU 2355685A SU 634291 A1 SU634291 A1 SU 634291A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
node
register
block
Prior art date
Application number
SU762355685A
Other languages
English (en)
Inventor
Александр Михайлович Караваев
Анатолий Иванович Ярин
Original Assignee
Предприятие П/Я В-8597
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-8597 filed Critical Предприятие П/Я В-8597
Priority to SU762355685A priority Critical patent/SU634291A1/ru
Application granted granted Critical
Publication of SU634291A1 publication Critical patent/SU634291A1/ru

Links

Description

1
Изобретение относитс  к области вычислительной техники и может быть использовано дл  контрол  электрического монтаж, различных электронных устройств.
Известны устройства 1, содержащие измерительный блок, коммутаторы опроса,блок считывани , блок пам ти, блок коммутационных ключей.
Недостатком известных устройств  вл етс  их сложность.
Наиболее близки.м к данному по сущности технического рещени   вл етс  устройство 2 , содержащее дешифратор, логические  чейки пам ти, узел считывани , узел индикации , узел синхронизации, узел анализа , два входных регистра и элемент ИЛИ, причем каждый выход дешифратора подключен к первому входу соответствующей логической  чейки пам ти, первый выход которой соединен с соответствующим выходом устройства , первый вход узла анализа соединен с выходом элемента ИЛИ, входы которого соединены со вторыми выходами соответствующих логических  чеек пам ти, входы опроса которых соединены соответственно с выходами опроса узла анализа, выход узла считывани  подключен ко входам первого и
второго входных регистров, второму входу узла анализа и первым входам узла синхронизации и узла индикации, второй выход узла анализа подключен ко вторым входам узла индикации и узла синхронизации, первый выход которого соединен со входом узла считывани , третий вход и второй выход узла синхронизации соединен соответственно со вторы.м выходом и третьим входом узла анализа.
Основным недостатком известного устройства  вл етс  сложность вьтвлени  лищних и неверных соединений из-за отсутстви .возможности автоматического поиска указанных неисправностей. Кроме того, в случае выхода из стро   чейки пам ти (нет записи «1), устройство выдает «ложный сигнал наличи  цепи.
Целью насто щего изобретени   вл етс  расширение функциональных возможностей устройства, повышение достоверности контрол .
Поставленна  цель достигаетс  тем, что в устройстве введены узел переключени , регистр текущего адреса и схема сравнени  адресов, причем третий и четвертый выходы узла анализа подключены соответственно ко входу регистра текущего адреса и первому входу узла переключени , выход которого соединен со входом дешифратора, входы схемы сравнени  адресов подключены к выходу второго входного регистра и первому выходу регистра текущего адреса, второй вход которого и выход первого входного регистра подключены соответственно ко второму и третьему входам узла переключени , выход схемы сравнени  адресов соединен с четвертым входом узла анализа.
На чертеже представлена блок-схема устройства дл  контрол  электрического монтажа , которое содержит узел считывани  1, узел 2 индикации, узел 3 синхронизации, узел 4 переключени , регистр 5 текущего адреса, схема 6 сравнени  адресов, первый 7 и второй 8 входные регистры, узел 9 анализа , дешифратор 10, элемент ИЛИ 11, логическую  чейку 12 пам ти, вхо/ты устройства 13-1 -13-п. В состав логической  чейки 12 пам ти вход т, например, диод 14, триггер 15 и элемент И 16. В состав узла 9 анализа вход т, например, сдвиговый регистр 17, дещифратор 18, формирователь 19 управлени  сигналов и распределитель 20. На чертеже обозначены входы опроса 21, 22 и 23.
Устройство работает следующим образом.
По команде узла 3 синхронизации формирователь 19 подключает входной .регистр 7 к дешифратору 0, а распределитель 20 по входу 23 записывает «1 в триггеры всех логических  чеек 12. При подключении входного регистра 7 на одном из выходов дешифратора 10, номер которого определ етс  числом , записанным в регистре 7, по вл етс  сигнал и соответствующа  логическа   чейка готовитс  к считыванию. Имнул ;С считывани  поступает на вход 21 с распределител  20. Поскольку на первом и втором входах элемента И 16 присутствуют сигналы с выхода триггера 15 и дешифратора 10, то на выходе данной  чейки по витс , пмпульс, который через элемент ИЛИ 11 поступит на входы распределител  20 и сдвигового регистра 17. Сдвиговый регистр 17 производит запоминание считанной «1, а распределитель 20 по входу 22 производит запись «О в триггер 15 выбранной логической  чейки
12.На выходе триггера 15 по витс  нулевой сигнал, который поступит на элемент И 16 данной  чейки и на соответствующий вход
13,например 13-1. Если данпа  точка имеет соединение с другими точками, то потенциал «О поступит на элемент И 16  чеек, которые соединены с эти.ми точками.
После опроса первого адреса формирователь 19 подключает к дешифратору 10 регистр текущего адреса 5, а распределитель 20 производит считывание информации из логической  чейки 12, номер которой соответствует числу, записанному в регистре текущего адреса 5. Если эта точка, например 13-2, имеет гальваническую св зь с исход 3
ной точкой 13-1, то произойдет считывание «О, т.к. элемент И 16 логической  чейки 12 будет закрыт потенциалом «О, поступающим через соединение в монтаже и вход 13-2. Если точка 13-2 не имеет гальванической св зи с точкой 13-1, то произойдет считывание «1, так как элемент Н ббудет открыт ед,иничны.ми сигналами с выхода триггера 15 этой  чейки и соответствующего выхода дешифратора 10.
Таким образом, с выхода элемента ИЛИ
11 при проверке соединени  между двум 
точками снимаетс  код «10 при наличии
соединени  между точками или «II - при
5 отсутствии соединени  между точками.
Дл  повыщени  достоверности контрол  устройство производит вторичный опрос тех же адресов, который производитс  по описанному выще алгоритму, но адреса опрашиваютс  в обратной последовательности.
После вторичного опроса сдвиговый .регистр 17 будет хранить код «10, 10 - при наличии соединени , код «11, М - при отсутствии соединени .
Формирователь 19 по сигнала.м дешифратора 18 и схемы сравнени  адресов 6 выдает на узел 3 синхронизации сигналы дл  организации проверки новой пары адресов или считывани  нового кода инфор.мации, а. также сигнал формировани  текущего адред са в регистр текущего адреса 5.
Неисправность триггеров 15, элементов И 16 и ИЛИ 11 или случайный сбой приводит к изменению выходного кода выдаваемого па вход узла анализа. Так, напри.мер, отсутствие прохождени  сигнала через элемелт И 16 в какой-либо логической  чейке пам ти 12 приводит к по влению кода «0110 или «1001 при проверке соединени  .между точкой, соответствующей этой  чейки , и любой другой. Дешифратор 18 вы вл ет все возможные изменени  кода, возникшие при неисправности логических  чеек или случайном сбое, и выдает сигнал на узел 3 синхронизации дл  повторной проверки соеди} епи  .между те.ми же точками. Если при вторичной проверке происходит изменение кода, то происходит останов устройства .
В режи.ме еамоконтрол , при исправнь х логических  чейках 12, в узел анализа поетупают код «10 при наличии соединени  и код «11 при отсутствии соединени  при пр мом и инверсном опросах. Соответственно могут выдел тьс  неисправности устройства, искажающие заданные реакции на определенные воздействи .
Устройство позвол ет также контролировать блоки, построенные на базе логических эле.ментов И, ИЛИ, НЕ

Claims (2)

  1. Программа проверки подобного логического блока наноситс  на программопоситель, например перфоленту. В начале записываетс  кадр, который содержит признак начала проверки, за ним кадры, каждый из которых содержит адрес входной точки провер емого блока, признак «О («1), который нужно подать на этот вход, и команду записи информации. Далее записываютс  кадры, которые содержат адреса выходных точек провер емого блока, признаки «О или «1, которые должны поступать с этих точек, и команда считывани  информации . При отработке кадра, содержащего признак начала проверки, узел 3 синхронизации выдает команду распределителю на запись «1 во все логические  чейки 12 по входу 23, а узлу считывани  1 - команду на ввод следующего кадра. При считывании кадра во входной регистр 7 записываетс  адрес входной точки провер е.мого блока, а формирователь 19 принимает команду записи. Так как в исходном состо нии в логических  чейках- 12 установлены «1, то по программе в логические  чейки 12 записываетс  только сигнал «О. Во врем  отработки введенного по сигналу узла 3 синхронизации формирователь 19 производит подключение входного регистра 7 к дещифратору 10 и распределитель 20 по входу 22 запись «О в выбранную логическую  чейку, с выхода которой сигнал «О через выходную точку, например 13-2, подаетс  на вход провер емого блока . После отработки кадра вводитс  и отрабатываетс  следующий кадр и т. д. В момент когда будут отработаны все кадры с входными адресами и признаками входных величин, с выхода элемента ИЛИ 11 на вход провер емого блока поступит код, заданный в нрограмме.. Проверка выходных сигналов блока производитс  при отработке кадров, содержащих адреса выходных точек. При считывании таких кадров входной регистр 7 принимает , адрес выходной точки провер емого блока, формирователь 19 - сигнал «О или «1, который должен быть на этом выходе, а элемент И 16 - команду считывани . При отработке каЛра формировате.чь 19 производит подключение входного регистра 7 к дещифратору 10, а распределитель 20 по входу 21 осуществл ет считывание информации из выбранной  чейки 12. Сигнал «1 на выходе логической  чейки 12 по витс  в случае прихода «1 с контролируемого блока через вход, например, 13-1. Если с контролируемого блока приходит сигнал «О, то элемент И 16 закрываетс  этим потенциалом. Выход-триггера 15  чейки отключаетс  диодом 14 от входа элемента И 16, потому что на анод диода подаетс  сигнал «О, а на катод - «1. С выхода выбранной логической  чейки 12 считываетс  сигнал «О. Сигналы с выхода элеменЧа ИЛИ 11 запоминаютс  сдвиговым регистром 17. Формирователь 19 по сигналам дешифратора 18 и командам узла считывани  1 дает заключение о правильности работы блока. Если сигнал на выходе провер емого блока соответствует заданному в программе, то вводитс  и отрабатываетс  следующий кадр, а если не соответствует - осуществл етс  останов. Таким образом, достоверность контрол  монтажа повышаетс  за счет двойного и инверсного опроса адресов, а также за счет вы влени  при проверке сбоев,, вызванных неисправностью устройства или случайным внешним воздействием. Формула изобретени  . /стропство дл  контрол  электр1 ческого монтажа, содержащее дешифратор, логические  чейки пам ти, узел сч 1тыва1и1 , узел индикации, узел синхронизации, узел анаЛ1 за , два входных peiHCTpa и элемент ИЛИ, приче.м каждый выход дещифратора подключен к первому входу соответствуюп;ей логической  чейки пам ти, первый выход которой соединен с соответствующим выходом устройства, первый вход узла анализа соединен с выходом элемента ИЛИ, входы которого соединены со вторыми выходами соответствующих логических  чеек пам ти, входы опроса которых соединены соответственно с выходами опроса узла анализа, выход узла счптыва1 н  подключен ко входам первого i: второго входных регистров, второму входу узла анализа и первым входам узла синхроьп1зации и узла индикации, второй Быхсд узла анализа подключен ко вторым входам узла индикации и узла сикхронизации ,. первый выход которого соединен со входом узла считывани , третий вход и второй выход узла синхронизации соединены соответственно со вторым выходом и третьим входом зла а} ализа, отличающеес  тем, что, с целью повыщени  достоверности контрол , в устройство введены узел переключени , регистр текущего адреса и схема сравнени  адресов, причем, третий и четвертый выходы узла ана.шза подключены соответственно ко входу регистра текчщего адреса и первому входу узла переключен 1Я , выход которого соединен со входом дещифратора , входы схемы сравнени  адресов подключенЕ) к выходу второго входного регистра Г1 первому выходу регистра текущего адреса, второй вход которого и выход первого входного регистра подключеш  соответствен}1О ко второму и третьему входам узла перек.почени , выход схемы сравнени  адресов соединен с четвертым входом зла анализа. Источники И1.:ф()рмации, прин тые во Biniмание экспертизе: 1..Хеторское свидетельство СССР .9 455299. кл. G DI R 31/02, 1973.
  2. 2...BTOpcKoc- свидетельство СССР ЛЬ 482726, кл. G 05 В 23/00, 1974.
    J
SU762355685A 1976-05-05 1976-05-05 Устройство дл контрол электрического монтажа SU634291A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU762355685A SU634291A1 (ru) 1976-05-05 1976-05-05 Устройство дл контрол электрического монтажа

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU762355685A SU634291A1 (ru) 1976-05-05 1976-05-05 Устройство дл контрол электрического монтажа

Publications (1)

Publication Number Publication Date
SU634291A1 true SU634291A1 (ru) 1978-11-25

Family

ID=20659760

Family Applications (1)

Application Number Title Priority Date Filing Date
SU762355685A SU634291A1 (ru) 1976-05-05 1976-05-05 Устройство дл контрол электрического монтажа

Country Status (1)

Country Link
SU (1) SU634291A1 (ru)

Similar Documents

Publication Publication Date Title
US3843893A (en) Logical synchronization of test instruments
SU634291A1 (ru) Устройство дл контрол электрического монтажа
SU1462325A1 (ru) Устройство дл контрол последовательности выполнени модулей программ
SU1386995A1 (ru) Сигнатурный анализатор
SU1236483A1 (ru) Устройство дл контрол цифровых блоков
SU1244677A1 (ru) Устройство дл контрол параметров
SU1013960A1 (ru) Устройство дл контрол цифровых узлов
SU1381429A1 (ru) Многоканальное устройство дл программного управлени
SU942158A1 (ru) Устройство дл контрол блоков пам ти
SU1179348A1 (ru) Устройство дл автоматического контрол блоков
SU1001075A1 (ru) Интерфейсный блок дл управл ющей системы
SU1182526A1 (ru) Система дл контрол и испытаний блоков пам ти бортовых ЭВМ
SU607218A1 (ru) Устройство дл контрол цифровых блоков
SU1418721A2 (ru) Устройство дл сопр жени вычислительного комплекса с накопителем на магнитной ленте
SU1425682A1 (ru) Устройство дл тестового контрол цифровых узлов
SU1103292A1 (ru) Устройство дл контрол оперативных накопителей
SU963107A2 (ru) Устройство дл контрол блока пам ти
SU1456996A1 (ru) Устройство дл контрол блоков пам ти
SU584338A1 (ru) Устройство дл контрол блоков посто нной пам ти
SU1681304A1 (ru) Устройство дл автоматического поиска дефектов в логических блоках
SU1725221A1 (ru) Устройство дл обработки реакции логических блоков
SU1314344A1 (ru) Устройство дл контрол цифровых блоков
SU1474681A2 (ru) Устройство дл диагностики неисправностей технических объектов
SU656072A1 (ru) Устройство дл определени характеристик графа
SU561965A1 (ru) Устройство дл обнаружени неисправностей цифровых систем