SU660053A1 - Устройство дл контрол микропроцессора - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть использовано дл  проверки работоспособности и программного обеспечени  микропроцессоров .

Известны устройства дл  контрол  систем обработки информации, содержащие .блоки регистров, блок пам ти, блок преобразователей кода, блоки совпадени  кодов, блок адресного опроса и логический блок управлени , и выполн ющие функции формировани  кодов адресов и данных дл  ввода в контрольную систему и последующего анализа правильности ее реакций 1.

Недостаток этих устройств заключен в их сложности, обусловленной большим объемом пам ти, необходимой дл  хранени  всех исполненных команд проверки.

Наиболее близким к данному по сзщности технического решени   вл етс  зстройство дл  контрол , содержащее блок индикации , блок управлени , первый выход которого подключен к управл ющим входам блока формировани  адресов и блока формировани  данных, управл ющие выходы которых соединены с соответствующими входами блока управлени , соединенного вторым выходом с блоком ввода, выход которого и информационный выход блока формировани  адресов подключены

к соответствующим входам блока буферной пам ти, первый выход которого подключен к первому входу блока формировани  данных , второй вход и выход которого  вл ютс  первым входом и выходом устройства 2.

Недостаток этого устройства состоит в том, что определение неисправности требует большого интервала времени. Это обусловлено тем, что индикаци  осуществл етс  только дл  последнего временного такта . Поскольку специфика микропроцессора требует дл  анализа места и характера неисправности знани  состо ни  объекта

контрол  на предшествующих тактах, а иногда оказываетс  полезным и состо ние на нескольких последующих тактах, то реализаци  этих условий требует больших затрат времени.

Целью изобретени   вл етс  сокращение времени определени  неисправностей.

Поставленна  задача достигаетс  тем, что в устройство введены блок пам ти, блок регистров условий запуска и схема

сравнени  зсловий запуска, причем входы схемы сравнени  условий запуска подключены соответственно к выходу блока регистров условий запуска, входом соединенного с третьим выходом блока управлени ,

и выходу блока формировани  данных, выход схемы сравнени  условий запуске, подключен к уиравл ющему входу блока индикации , информационпый вход которого соединси с выходом блока пам ти, 1зходы которого подключены соответственно ко второму выходу блока буферной пам ти, выходу блока формпровапп  данпых и второму входу устройства.

На чертеже представлена блок-схема устройства, содержаща  блок 1 управлени , блок 2 формировани  адресов, блок 3 формпровапи  даппых, блок 4 ввода, блок 5 буферной пам ти, блок 6 регистров условий запуска, блок 7 пам ти, cxeivia сравнени  8 условий запуска, блок индикации 9 и контролируемый микропроцессор 10.

Блок 1 управлени  служит дл  хранени  и отработки программы испытаний и выполн ет функции синхронизации п управлени  по отноп1еппю к другим блокам устройства. Блок 2 формировани  адресов содержит регистры и схемы сравнени  и служит дл  формировани  адреса быстродействующего блока 5 буферной пам ти , где хран тс  тесты и ответные реакцип коптролируемого микропроцессора 10. По командам, выдаваемым из блока 1, содержимое адресного регистра блока 2 может быть уменьшено, увеличено, сдвинуто на 1 разр д или изменено другим образом. Блок 3 формировани  данных содержит регистры п схемы сравнени  и служит дл  выдачи входных последовательностей {инструкций и онерандов) в контролируемый микропроцессор 10, полученных пз блока 5 и (или) модифицированных в соответствии с командами из блока 1. Блок 3, кроме того , анализирует реакции контролируемого микропроцессора 10 с эталонными реакци ми и при обнаружении расхождений выдает сигналы в блок 1. Блок 4 ввода служит дл  ввода информации в блок 5 буферной пам ти. Блок пам ти служит буферным накопптелем дл  блока индикации 9, который индицирует информацию, содержащуюс  в блоке 7. Эта пам ть может быть организована, например, в виде массива сдвиговых регистров, разр дность которых соответствует максимальному числу слов, индицируемых в блоке 9.

Устройство работает следующим образом .

Блок 2 формирует адрес  чейки блока 5, содержимое которой через блок 3 поступает в контролируемый микропроцессор 10. Ответные реакции поступают обратно в блок 3. Одновременно информаци  из блока 5, а также информаци , поступающа  в микропроцессор 10 и выдаваема  им, фиксируетс  в блоке 7 пам ти п выдаетс  на

индикацию в блок 9. При этом, поскольку скорость выдачи слои в микропроцессор 10 достаточио высока, па блоке 9 организуетс  так называемый «плывущий кадр, обеспечнвающ .ий послсдоватсльпый сдвиг индицируемых слов, например, снизу вверх при по влении па входе каждого нового слова. В регистры условий блока 6 из блока 1 введены услови , при которых производитс 

блокировка ввода информации в блок 7 пам ти, после чего сдвиг строк прекращаетс  и на экране блока 9 оказываетс  доступным дл  визуального контрол  все мнол ;ество слов, непосредственно предществовавших выдаче сигнала блокировки, включа  слово, на котором блокировка произошла .

Аналогично, если блок 3 зафиксирует нарушение в работе микропроцессора 10, сообщит об этом в блок 1, который примет решение об остановке испытаний, то на вход блока 7 перестанут поступать данные, а на экране блока 9 будет представлено последнее введенное слово вместе с набором предшествующих ему слов в нор дке их поступлени  в микропроцессор.

Таким образом, устройство обеспечивает вывод заданного множества слов контро .тьного теста, обеспечивающих возможцость проведени  а)1ализа состо ни  микроироцессора п определени  характера его неисправности.

Claims (2)

1. Формула изобретени 

   Устройство дл  контрол  микропроцессора , содержащее блок индикации, блок управлени , первый выход которого нодключен к унравл ющим входам блока формировани  адресов и блока формировани 

   данных, управл ющие выходы которых соединены с соответствующими входами блока управлени , соединенного вторым выходом с блоком ввода, выход которого и информационный выход блока формировани  адресов подключены к соответствующим входам блока буферной пам ти, первый выход которого подк,:1ючен к первому входу блока формировани  данных, второй вход и выход которого  вл ютс  первым входом и выходом устройства, от л и ч а ю п; е ее   тем, что, с целью сокращени  времени определени  неисправностей, в устройство введены блок пам ти, блок регистров условий запуска н схема сравнени  условий запуска , причем входы схемы сравнени  условий запуска подключены соответственно к выходу блока регистров условий запуска, входом соединенного с третьим выходом блока управлени  н выходу блока формировани  данных, выход схемы сравнени  условий запуска подключен к управл ющему входу блока индикации, информационный вход которого соединен с выходом блока пам ти, входы которого подключены соответственно ко второму выходу блока буферной пам ти, выходу блока формировани  данных и второму входу устройства. Источники информации, 1 рин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 347739, кл. G 05В 23/02, 1970.
2. 2.Авторское евидетельство СССР .YO 498619, кл. G 06F 11/00, 1974.