SU1013956A2 - Устройство дл контрол логических схем - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ СХЕМ, содержащее первый регистр, первый входкоторого соединен с первым входом устройства, второй вход которого соединен с первым входом блока синхронизации, второй вход которого соединен с выходом генератора тактовых импульсов , третий вход устройства соединен с первым входом блока ввода, первый выход блока синхронизации соединен с вторым входом первого регистра, выход которого соединен с первым входом первой пам ти, выход которой соединен с входом первого коммутатора , первый выход которого через, преобразователь параллельного кода в последовательный соединен с первым -входом генератора знаков, второй выход первого коммутатора соединен с первым входом блока формировани  временной диаграммы, выход которого соединен с первым входом второго коммутатора , регистр режима, выход которого соединен с первым входом первого дешифратора, второй вход которого через блок задержки соединен с вторым выходом блока синхронизации , третий выход которого соединен с первым входом первого счетчика , второй вход которого и первый вход первого элемен-та ИЛИ соединены .с первым выходом перв.ого дешифратора, второй выход которого соединен с вторым входом первого элемента ИЛИ, .выход которого соединен с вторым входом первой пам ти, распределитель, выход которого соединен с вторыми входами генератора знаков и блока выработки временной диаграмкы, третий выход первого дешифратора соединен с первым входом второго дешифратора , первый выход которого соединен с первым входом блока сравнени , второй выход второго дешифратора соединен с первым входом третьего коммутатора, второй вход которого соединен с первым выходом блока ввода , второй выход которого соединен с первым входом второй пам ти,- блок индикации, отличающеес  . тем, что, с целью повышени  коэфW . фициента использовани  оборудовани ,, в него введены три компаратора, коммутатор , делитель частоты, два счет-. ,чика, регистр, триггер, два узла 5 элементов ИЛИ, Узел элементов И, три .элемента И, причем, выход первого регистра через первый компаратор соединен с входом блока задержки, .четвертый выход блока синхррниэации и второй выход первого дешифратора через второй счетчик соедиСА нены с входом первого узла элементов ИЛИ, через который выход перво UD го счетчика соединен с третьим входом первой пам ти, выход которой соединен с вторым входом блока сравнени , выход которого через первый элемент И соединен с первым входом узла элементов И, выход которого через второй узел элементов ИЛИ соединен с входом блока индикации, выход генератора знаков соединен с вторым входом второго коммутатора, выход которого соединен с первым входом второго регистра, выход которого соеди ен с вторым входом узла элементов И, третий выход первого дешифратора соединен с входом первого элемента И, четвертый выход

Description

первого дешифратора соединен с третьим входом второго коммутатора, п тый выход блока синхронизации соединен с входом делител  частоты, первый выход которого через распределитель соединен с входом второго узла элементов ИЛИ, второй и третий выходы делител  частоты соединены с вторым входом второго регистра и третьим входом третьего коммутатора, выходы которого соединены с входами второго и третьего элементов И и третьего счетчика, третий выход второго дешифратора соединен с входом второго компаратора и через второй элемент И - с входом четвертого коммутатора, первый выход котррого через второй компаратор соединен с первым выходом устройства, четвертый

выход второго дешифратора через третий счетчик соединен с вторым входом второй пам ти и вторым входом второго дешифратора, п тый выход которого соединен с вторым входом блока ввода, третий выход которого соединен с первым входом триггера, выход которого соединен с третьим входом второй пам ти и через третий элемент И - с четвертым входом второй пам ти, выход которой соединен с входом третьего компаратора, второй выход четвертого коммутатора через третий компаратор соединен с вторым выходом устройства, шестой выход второго дешифратора соединен с вторым входом триггера, выход второй пам ти соединен с третьим входом блока сравнени .

1

Изобретение относитс  к вычислительной технике и может быть использовано дл  поиска неисправностей цифровых вычислительных узлов.

Известно устройство дл  контрол  логических схем, содержащее регистр цифровой компаратор, блок задержки, блоки управлени , блок пам ти, блок индикации, блок синхронизации, генератор импульсов, преобразователь кодов, блок выработки временной диаграммы , блок выработки знаковой информации 11 3

Недостатком этого устройства  вл етс  невозможность сравнени  эталонных данных с действительными сигналами исследуемого объекта.

Наиболее близким к предлагаемому  вл етс  устройство, содержащее регистр , блок синхронизации, генератор тактовых импульсов, блок ввода две пам ти, три коммутатора, блок формировани  временной диаграммы, регистр режимов, два дешифратора, блок задержки , счетчик, элемент ИЛИ, распределитель , блок сравнени , блок индикации , преобразователь кодов,-генератор знаков 2J.

Недостатком известного устройства  вл етс  то, что оно предназна- . чено дл  контрол  и диагностики только устройства в целом, в его рабочем режиме. Контроль и диагностика отдельных, автономных, типовых элементов замена (ТЭЗ) , узлов и. блоков невозможны без использовани  дополнительных приборов. Под автономными понимаютс  ТЭЗ, вынесенные , (отдельные, изолированные) за пределы системы и работающие, только в комплексе с .Другими ТЭЗ. иди

самосто тельно под управлением программного обеспечени , а также .узлы и блоки, которые Конструктивно могут быть отделены от ЭВМ в процессе изготовлени , профилактики или ремонта. Кроме того, устройство не позвол ет налаживать отдельные готовые узлы и блоки вновь разрабатываемых цифровых схем до тех пор, 0 пока не будут закончены все узлы

и блоки, вход щие в разрабатываемое устройство, а также не отлажено его программное обеспечение. Эти недостатки требуют больших затрат времени на поиск неисправностей, а следовательно больших затрат на этапе контрол  и диагностики цифровых схем. . о

Целью изобретени   вл етс  повыQ шение коэффициента использовани  оборудовани .

Дл  достижени  поставленной цели в устройство дл  контрол  логических схем, Содержащее первый 5 регистр, первый вход которого соединен Спервым входом устройства, , второй вход которого соединен с первым входом блока синхронизации, второй вход которого соединен с выходом генератора тактовых импульсов,

третий вход устройства соединен с

первым входом блока ввода, первый выход блока синхронизации соединен с вторым входом первого регистра, выход которого соединён с первым

5 входом первой пам ти,.выход которой соединен с входом первого коммутатора , первый выход которого через преобразователь параллельного кода в последовательный соединен с первым входом генератора знаков, второй выход первого коммутатора соединен с первым входом блока формировани  временной диаграммы, выход которого соединен с первым входом второго коммутатора, регистр режима , выход которого соединен с первым входом первого дешифратора, второй вход которого через блок эадержки соединен с вторым выходом блока синхронизации, третий выход которого соединен с первым входом первого счетчика, второй вход, которого и первый вход первого элемента ИЛИ -соединены с первым выходом первого дешифратора, второй выход которого соединен с вторым входом первого элемента ИЛИ, выход которого соединен с вторым входом перврй пам ти , распределитель, выход которого соединен с вторыми входамигенератора знаков и блока выработки временной диаграмг г, третий выход первого дешифратора соединен с первым входом второго дешифратора, первый выход которого соединен с первым входом блока сравнени , второй выход второго дешифратора соединен с первым входом третьего коммутатора, второй вход которого соединен с первым выходом блока ввода, второй выход которого соединен с первым входом второй пам ти, блок индикации, введены три компаратора, коммутатор, делитель частоты, два.счетчика, регистр, триггер, два узла элементов ИЛИ, узел элементов И, три элемента И, причем, выход первого регистра через первый компаратор соединен с входом блока задержки, четвертый выход блока синхронизации и второй выход первого дешифратора .через второй счетчик соединены с входом первого узла элементов ИЛИ, через который выход первого счетчика соединен с третьим входом . пам ти , выход которой соединен с вторым входом блока сравнени , выход которого через первый элемент И сое- :динен с первым входом узла элементов И, выход которого через второй узел элементов ИЛИ соединен с входом блокаиндикации, выход генератора знаков соединен с вторым входом второго коммутатора, выход которого соединен с первым входом второго регистра, выход которого соединён с BToptJM входом-У зла элементов И, третий выход первого дешифратора соединен с входом первого элемента И, четвертый выход первого дешифратора соединен с третьим входом второго коммутатора, п тый выход , блока синхронизации соединен с входом делител  частоты, первый выход которого через распределитель сое-; динен с входом второго узла элементов ИЛИ, второй и третий выходы делител  частоты соединены с вторым входом.второго регистра и третьим входом третьего коммутатора, выходы которого соединены с входами второго и третьегоэлементов И и третьего счетчика, третий выход

второго дешифратора соединен с входом второго компаратора и через второй элемент И - с входом четвертого коммутатора, первый выход которого через второй компаратор соединен с первым выходом устройства, четвертый выход второго дешифратора через третий счетчик соединен с вторьм входом второй пам ти и вторым входом второго дешифратора, п тый

выход которого соединен с вторым входом блока ввода, третий выход которого соединен с первым входом триггера, выход которого соединен с третьим входом второй пам ти и

через третий элемент И - с четвертым входом второй пам ти, выход которой соединен с входом третьего компаратора, второй выход четвертого коммутатора через третий ксэмпаратор

соединен с вторым выходом устройства , шестой выход второго дешифратора соединен с вторым входом триггера , выход второй пам ти соединен с третьим входом блока сравнени .

На чертеже приведена структурна  схема устройства.

Устройство дл  контрол  логических схем содержит регистры 1 и 2, блок 3 ввода, генератор 4 тактовых импульсов, блок 5 синхронизсщии,

компараторы 6-8, блок 9 задержки, пам ти 10 и 11, блок 12 индикации, блок 13 сравнени , регистр 14 режима, дешифраторы 15 и 16, генератор 17 знаков, блок 18 формировани  временной диаграммы, коммутаторы 19-22, счетчики 23-25, распределитель 26, делитель 27 частоты, преобразователь 28 параллельного кода в последовательный , ;узлы 29 и ЭХ) элементов ИЛИ, узел 31 элементов 4, элементы И 32-34, триггер 35, элемент ИЛИ 36.

Устройство дл  контрол  логических схем работает в четырех режимах следующим образом.

Первый режим работы - анализ логических состо ний.

В этом режиме при каждом постро-. ении синхроимпульса в- первом регистре 1 происходит запоминание логических состо ний входов объекта. Набранный на клавиатуре код режима работы устройства запоТиинаетс  в регистре 14. С выхода дешифратора 15 выдаетс  команда Запись информации

с исследуемого объекта, поступающа  на входы счетчика 23 и элемента ИЛИ 36, на выходе которого формируетс  команда Запись. С выхода счетчика 23 через узел 29 адреса записи поступают в пам ть 10, куда

также приходит команда Запись

с элемента ИЛИ 36, и данные регистра 1 переписываютс  в пам ть 10.

При отладке программ часто возникает необходимость контролировать массив данных в районе какого-либо ключевого слова. В этом случае оператором заноситс  требуемое слово в компаратор 6. Когда входное слово .из массива входных данных сравниваетс  с ключевым словом, управление передаетс  через дешифратор 15 в блок 12.таким образом, что если требуетс  контролировать данные, предшествующие ключевому слову, то происходит прекращение процесса непрерывной записи в пам ть 10 и усройство переходит в режим отображен информации, а если требуетс  массив данных, последующих ключевому слову , то сигнал из компаратора 6 дает разрешение записи в пам ть 10 до ее заполнени , после чего информаци

отображаетс . При этом оператор может задержать сбор данных на опреде ленное число периодов синхросигнала В этом случае оператор заносит в

блок 9 требуемую величину задержки . После прихода сигнала сравнени  из компаратора 6 в блок 9 за-, пускаетс  счетчик синхроимпульсов (на чертеже не показан), и как только счетчик сосчитает требуемое число импульсов, управление передаетс  дешифратору 15, После заполнени  пам ти 10 данными начинаетс  процесс обработкиинформации дл  отображени . При это с дешифратора 15 команда Считывани информации по строкам поступает на счетчик 23 и элемент ИЛИ 36, а команда Считывание информации по столСа ам - на счетчик 24 и элемент ИЛИ 36.1 На элементе ИЛИ 36 формируес  команда Считывание, на выходе узла 29 - адреса считывани . С выходов блока 5 поступают сигналы на счетные входы счетчиков 23 и 24 и на вход делител  .27. Информаци , считанна  из пам ти 10, подаетс  через первый коммутатЬр 19 в преобразователь 28 в форме, удобной дл  работы блоков 17 и 18,откуда коды подаютс  на коммутатор 20. С него по команде Выборка временной диаграммы или Выборка знаковой информации , приход щей .с дешифратора 15, коды выдаютс  на регистр 2. В него же с выхода делител  27 пода ютс  частоты.записи или сдвига кодов . Через узел 31 информаци  поступает на вход узла 30, куда также приходит полный телевизионный сигнал с выхода распределител  26, что обеспечивает блок 12 всеми сигналами синхронизации, необходимыми дл  работы телевизионного монитора. С выхода узЛа 30 .ма вход блока 12

подаетс  полный телевизионный сигна с замешанной информацией.

Второй режим работы - анализ логических временных диаграмм.

В этом режиме работы устройство дл  контрол  логических схем синхронизируетс  не внешними сигналами, а внутренним генератором 4, частота которого выбираетс  на несколько пор дков выше, чем частота, циркулирующа  на входных шинах устройства . При каждом импульсе генератора происходит запоминание логических состо ний входов в цифровой форме; вначале в регистре 1, а затем - в первой пам ти 10, после заполнени  которой происходит обработка информации , т.е. преобразование и выдача на монитор дл  отображени  в виде временных диаграмм. Частота генератора выбираетс  пор дка 100 мГц. Это дает возможность измер ть временные интервалы с точностью 10 не.

Третий режим работы - генераци  входных воздействий.

По поступлении команды Ввод с дешифратора 15 на дешифратор 16 с его выхода на вход блока 3 подаетс  сигнал Ввод, по которому он начинает принимать информацию. . С выхода дешифратора lis на триггер 3 подаетс  сигнал установа,под воздейвием которого триггер 35 взводитс  и с его выхода на пам ть 16 и элемент И 23 поступает сигнал разрешени  записи. С дешифратора 16 на счетчик 25 поступает сигнал разрешении счета. С дешифратора 16 на коммутатор 21 поступает сигнал, по которому он подает частоту синхронизации ввода, поступающую с блока 3 на счетчик 25 и элемент И 34. На каждый этап синхронизации, поступающий синхронно с вводимой информацией , с элемента И 34 выдаетс  сигнал записи,поступающий на пам ть 11, а счетчик 25 вырабатывает следующий адрес, по которому запишетс  следующа  информаци , и выдает ее на пам ть 11. По сигналу Конец ввода, поступайщего из блока 3 на триггер 35, он сбрасываетс  и снмает сигнал разрешени  записи. Запись прекращаетс  и пам ть 11 переходит в режим хранени .

Дл  генерации входных воздействи с дешифратора 15 выдаетс  команда Генераци . С дешифратора 16 выдаетс  команда включени  на компарато 7 и на элемент 33. С дешифратора 16 на счетчик 25 вьодаетс  сигнал разрешени  счета, а на коммутатор 21 сигнал , под воздействием которого частота генерации, поступающа  с делител  27, подаетс  на элемент И 33 и на счетчик 25. На каждый так частоты генерации с элемента И 33 через коммутатор 22 и компаратор 7 выдаетс  импульс синхронизации навыход устройства, а со счетчика 25 выдаетс  адрес, по которому выбираютс  -данные из пам ти 11. Шестнадцатиразр дные слова воздействий из пам ти 11 подаютс  через компаратор 8 -на выход устройств Дл  проверки исследуемых объекто на их Еэабочей частоте в устройстве предусмотрена возможность изменени  частоты генерации входных воздейстВИЙ путем изменени  частоты содержимого пам ти. . Четвертый режим работы - режим сравнени . В этом режиме устройст.во дл  контрол логических схем подключаетс  к источнику тестовой информации и к входам исследуемого- объекта . Тестова  программа указанным способом вводитс  в пам ть 11. Посл этого с дешифратор а--15 на дешифратор 16 выдаетс  команда Генераци  а в пам ть 10 - сигнал 6 записи информации , поступающей от исследуемо го объекта. По команде Генераци  начинаетс  генераци  последовательностей входных воздействий на иссле дуемый объект. Реакци  исследуемого объекта на входные воздействи  с контролируемых точек исследуемого объекта заноситс  в регистр 1, отку переписываетс  в пгии ть 10. После заполнени  пам ти 10 данными начинаетс  процесс обработки„информации дл  отображени  в режиме сравнени . Информаци , считываена  из пам ти 1 через коммутатор 19 и преобразовате 28 передаетс  в блок 13 или генератор 14. Информаци , считываема  из пам ти 10, также передаетс  в блок Дл  проверки информсщии от иссле дуемого объекта необходимо сравнить ее с эталонными данными, которые ввод тс  в пам ть 11 аналогично вводу тестовой информации. Дп  того, чтобыобнаружить несовпадение , эталонных данных с фактической реакцией объекта на входные вЬздействи  в блоке 13 происходит сравнение содержимого пам ти 10 и пам ти 11. При считывании эталонных данных с дешифратора 15 по ступает команда Сравнение на дешифратор 16, под воздействием которой подаетс  сигнал на сравнение информации в блок 13. Выдаетс  сигна;; разрешени  счета на счетчик 25, коммутатор 21 выдает сигнал, под воздействием которого частота, дл  синхронного считывани  пам ти 10 и пам ти 11 поступает с делител  27 на коммутатор 21 и на счетчик 25, который выдает адреса считывани  инфорМсщии на пам ть 11. В блоке 13 вырабатываетс  сигнал несовпадени  эталонной информации и записанной с объекта. При сигнале несовпгщени  на элементе И 32 производитс  индикаци  ошибки -с дешифратора 15, котора  подаетс  на узел 31 информаци  с регистра 2 подаетс  через узел 31 на узел 30 с прерывани ми , которые и определ ют мерцание ошибочной информации на экране блока 12. Индикаци  ошибки устран ет необходимость просмотра всей информации , выведенной на экран, что-на 50-60% сокращает врем  отладки цифровых схем; при этом снижаютс  требовани  к квалификации настройщиков. Использование изобретени  позволит уменьшить номенклатуру контрольнодиагностической аппаратуры, врем  на обработку результатов испытаний-, что повышает эффективность использовани  контролирующей аппаратуры.

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ СХЕМ, содержащее первый регистр, первый вход·которого соединен с первым входом устройства, второй вход которого соединен с первым входом блока синхронизации, второй вход которого соединен с выходом генератора тактовых импульсов, третий вход устройства соединен с первым входом блока ввода, первый выход блока синхронизации соединен с вторым входом первого регистра, выход которого соединен с первым входом первой памяти, выход которой соединен с входом первого коммутатора, первый выход которого через, преобразователь параллельного кода в последовательный соединен с первым входом генератора знаков, второй выход первого коммутатора соединен с первым входом блока формирования временной диаграммы, выход которого соединен с первым входом второго коммутатора, регистр режима, выход •которого соединен с первым входом первого дешифратора, второй вход которого через блок задержки' соединен с вторым выходом блока синхронизации, третий выход которого соединен с первым входом первого счетчика, второй вход которого и первый вход первого элемента ИЛИ соединены с первым выходом первого дешифратора, второй выход которого соединен с вторым входом первого элемента ИЛИ, выход которого соединен с вторым входом первой памяти, распределитель, выход которого соединен с вторыми входами генератора знаков и блока выработки временной диаграмма, третий выход первого дешифратора соединен с первым входом второго дешифратора, первый выход которого соединен с первым входом блока сравнения, второй выход второго дешифратора соединен с первым входом третьего коммутатора, второй вход которого соединен с первым выходом блока ввода, второй выход которого соединен с первым входом второй памяти,- блок индикации, отличающееся тем, что, с целью повышения коэф.фициента использования оборудования,.

   в него введены три компаратора, коммутатор, делитель частоты, два счет-. ,чика, регистр, триггер, два узла 'элементов ИЛИ, узел элементов И, три элемента И, причем, выход первого регистра через первый компаратор соединен с входом блока задержки, .четвертый выход блока синхронизации и второй выход первого дешифратора через второй счетчик соединены с входом первого узла элементов ИЛИ, через который выход первого счетчика соединен с третьим входом первой памяти, выход которой соединен с вторым входом блока сравнения, выход которого через первый элемент И соединен с первым входом узла элементов И, выход которого через второй узел элементов ИЛИ соединён с входом блока индикации, выход генератора знаков соединен с вторым входом второго коммутатора, выход которого соединен с первым входом второго регистра, выход которого соединен с вторым входом узла элементов И, третий выход первого дешифратора соединен с входом первого элемента И, четвертый выход ω со СП сь первого дешифратора соединен с третьим входом второго коммутатора, пятый выход блока синхронизации соединен с входом делителя частоты, первый выход которого через распределитель соединен с входом второго узла элементов ИЛИ, второй и третий выходы делителя частоты соединены с вторым входом второго регистра и третьим входом' третьего коммутатора, выходы которого соединены с входами второго и третьего элементов И и третьего счетчика, третий выход второго дешифратора соединен с входом второго компаратора и через второй элемент И - с входом четвертого коммутатора, первый выход которого через второй компаратор соединен с первым выходом устройства, четвертый выход второго дешифратора через тре· тий счетчик соединен с вторым входом второй памяти и вторым входом второго дешифратора, пятый выход которого соединен с вторым входом блока ввода, третий выход которого соединен с первым входом триггера, выход которого соединен с третьим входом второй памяти и через третий элемент И - с четвертым входом второй памяти, выход которой соединен с входом третьего компаратора, второй выход четвертого коммутатора через третий компаратор соединен с вторым выходом устройства, шестой выход второго дешифратора соединен с вторым входом триггера, выход вто· рой памяти соединен с третьим входом блока сравнения.