SU1691842A1 - Устройство тестового контрол - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в системах контрол  и диагностики цифровых вычислительных устройств. Цель изобретени  - расширение функциональных возможностей за счет оперативного циклического переключени  выводов устройства с передачи тестовой информации на прием ответных реакций. Устройство содержит блок сопр жени , блок управлени , п входных регистров, п регистров маски входов-выходов , п регистров маски входов, блоков пам ти , п первых и вторых коммутаторов, п блоков сравнени , п регистров результата, п выходных коммутаторов, п триггеров сбо , элемент ИЛИ, группу элементов И, шину адреса, двунаправленную шину данных. 1 з.п. ф-лы, 3 ил.

Description

Ё

Изобретение относитс  к вычислительной технике и может быть использовано а системах контрол  и диагностики цифровых вычислительных устройств.

Цель изобретени  - расширение функциональных возможностей за счет оперативного циклического переключени  выходов устройства с передачи тестовой информации на прием ответных реакций.

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - структурна  схема блока сопр жени ; на фиг. 3 - структурна  схема блока управлени .

Устройство тестового контрол  (УТК) СО- держит блок 1 сопр жени , блок 2 управлени , п входных регистров 3, п регистров маски входов-выходов, п регистров 5 маски входов, п блоков 6 пам ти, первую группу п коммутаторов 7, п блоков 8 сравнени , л регистров 9 результата, вторую группу п коммутаторов 10, провер емый узел 11, п

выходных коммутаторов 12, п триггеров 13 сбо , элемент ИЛИ 14, п управл ющих регистров 15, п групп 16 элементов ИЛИ, п групп 17 элементов И, вход 18 сброса, вход 19 записи и вход 20 чтени  устройства, шину 21 адреса и двунаправленную шину 22 данных, выход 23 пуска, выход 24 установки начального адреса, выход 25 чтени  досто ни , выход 26 чтени  адреса, выход 27 чтени  сбоев, первый 28,и второй 29 выходы управлени  записью, группу 30 выходов выдачи результата, группу 31 стробирующих выходов , выход 32 установки в ноль входных регистров, выход 33 записи маски двунаправленных выводов, выход 34 сброса триггера сбо /выход 35 записи маски входов, выход 36 записи строки теста, выход 37 записи маски входов-выходов, вход 38 блокировки адреса, первый 39 и второй 40 управл ющие входы, группу входов 41 адреса , группу информационных входов 42,

О

N0

00

-I. Ю

группу выходов 43 адреса с трем  состо ни ми блока 1 сопр жени , а также вход 44 пуска, вход45 записи адреса, вход46чтений состо ни , вход 47 чтени  адреса, вход 48 чтени  сбоев, входы 49 и 50 записи первого и второго интервалов, вход 51 сброса, группу 52 входов обнаружени  сбоев, выход 53 управлени  направлением передачи информации , выход 54 блокировки адреса, выход 55 стробировани , группу 56 выходов адреса с трем  состо ни ми и группу 57 информационных входов-выходов блока 2 управлени .

Блок1 сопр жени  состоит из дешифратора 58 записи, дешифратора 59 чтени , регистра 60 адреса  чейки пам ти и коммутатора 61.

Блок 2 управлени  содержит генератор 62 тактовых импульсов, элемент И 63, RS- триггер 64 пуска, первый 65 и второй 66 коммутаторы, элемент 67 задержки, регистр 68 адреса, элемент НЕ 69, счетчик 70 адреса , элемент ИЛИ-НЕ 71, первый 72 и второй 73 элементы ИЛИ, третий 74 и четвертый 75 коммутаторы, счетчик 76 импульсов, схему 77 сравнени , первый 78 и второй 79 управл ющие регистры, первый 80 и второй 81 триггеры, а также третий элемент ИЛИ 82.

Устройство работает следующим образом .

Перед началом работы УТК устанавливаетс  в исходное состо ние. Дл  этого через вход 18 устройства подаетс  сигнал сброса, который- поступает на входы установки в ноль всех регистров 4i-4n, 5i-5m , 15i-15n и устанавливает их в исходное состо ние, пройд  через вход 51 блока 2, устанавливает в нулевое состо ние D- триггер 80 и а единичное состо ние Т-триг- гер 81, пройд  через первый элемент ИЛИ 72, устанавливает в нулевое состо ние триггер 64 пуска, пройд  через третий элемент ИЛИ 82, устанавливает в нулевое состо ние счетчик 76 мпульсов и, пройд  через элемент ИЛИ 14, устанавливает в нулевое состо ние триггеры сбо .

УТК работает в трех режимах: режим - загрузка; режим I -тестирование; режим III анализ результатов тестировани .

Режим загрузки включает следущие операции:

1.Установка входных регистров 3i-3n в исходное состо ние;

2.Подцикл формировани  строки информации во входных регистрах

3.Перезапись строки информации из входных регистров 3i-3n;

3.1.В регистры маски входов-выходов;

3.2,В регистры маски входов;

3.3,В регистры 15i-15n.

3.4,В блоки 6|-6п пам ти.

4. Загрузка необходимой информации в блок 2 управлени .

Рассмотрим выполнение этих операций .

1.Установка входных регистров 3i-3n в исходное состо ние осуществл етс  следующим образом.

Через группу 41 адресных входов блока 1 с шины 21 адреса устройства на управл ющие входы дешифратора 58 поступает адрес команды Установка в ноль входных регистров, и при поступлении сигнала Запись с входа 39 блока 1 на стробирующий вход дешифратора 58 с выхода 32 блока 1 выдел етс  сигнал Установка в ноль входных регистров, который поступает на входы установки в ноль входных регистров

3i-3n, устанавлива  их в нулевое состо ние.

2.Подцикл формировани  строки информации во входных регистрах 3i-3n осуществл етс  следующим образом.

По шине 22 данных устройства поступает m-разр дный фрагмент 1-разр дной строки информации (где I Ј. {m,2m, .... nm} и устанавливаетс  на информационных входах входных регистров . Запись происходит по команде Выбор входного

регистра, поступающий с выхода 31 блока 1 в тот входной регистр, адрес которого выставлен на управл ющие входы дешифратора 58 блока 1 через группу 41 адресных входов с шины 21 адреса устройства при

поступлении сигнала Запись на стробирующий вход дешифратора 58 через вход 39 блока 1 с входа 19 устройства. Описанный процесс загрузки фрагментов строки во входные регистры повтор етс  а раз, где

a Q {1,2, ..., п} - число отличных от нул  фрагментов-строки теста. В результате сформированна  1-разр дна  строка информации устанавливаетс  на информационных входах регистров 4t-4n маски

входов-выходов 51-5п маски входов, блоков бг-бп пам ти и управл ющих регистров 15ч- 15П.

3.Перезапись строки информации из входных регистров в регистры 4i-4n,

5i-5n и осуществл етс  идентично. Рассмотрим подробно этот процесс на примере перезаписи информации из регистров 3i-3n в регистры 4i-4n.

3.1. В этом случае строка информации

представл ет собой управл ющую информацию (маску) об используемых выводах провер емого узла 11 как входах и выходах (1 - вход-выход; О -остальные выводы). На управл ющие входы дешифратора 58 ч&рез группу 41 входов адреса с шины 21 адреса устройства поступает адрес команды Запись маски входов-выходов, и при поступлении на стробирующий вход дешифратора 58 через первый управл ющий вход 39 блока 1 входа 19 устройства сигнала Запись на выходе 37 блока 1 по витс  сигнал Запись маски входов-выходов, при поступлении которого на входы параллельной записи регистров 4i-4n в указанные регистры записываетс  управл юща  информаци .

3.2.В этом случае строка информации представл ет собой управл ющую информацию (маску) об используемых выводах провер емого узла как входах (Г - вход: О - остальные выводы). Перезапись из регистров в регистры 5i-5n осуществл етс  по команде Запись маски входов аналогично описанному в п. 3.1. При выполнении этой команды запись в регистры 5-1- 5п произойдет при поступлении с выхода 35 блока 1 сигнала Запись маски входов на входы параллельной записи регистров 5i- 5П.

3.3.В этом случае строка информации представл ет собой управл ющую информацию (маску) о двунаправленных выводах провер емого узла 11 (1 - вывод двунаправленный , О - вывод однонаправленный ). Перезапись из регистров 3i-3n в регистры 15i-15n осуществл етс  по команде Запись маски двунаправленных выводов аналогично описанному в п. 3.1. При выполнении этой команды запись в регистры произойдет при поступлении с выхода 33 блока 1 сигнала Запись маски двунаправленных выводов на входы параллельной записи регистров 15i-l5n.

3.4.В этом случае строка информации представл ет собой строку теста. Перед записью строки теста из регистров 3t-3n в блоки пам ти производитс  запись в регистр 60 адреса блока 1 адреса r-й  чейки пам ти, в которую необходимо записать г-ю

строку теста (где г Ј {1, 2кмакс}, кмакс максимальное количество строк в тесте). Дл  этого по шине 22 данных поступает адрес r-й  чейки пам ти и через группу 42 входов блока 1 устанавливаетс  на информационных входах регистра 60,. По шине 21 адреса через группу 41 входов адреса блока 1 поступает на дешифратор 58 адрес команды Запись адреса  чейки пам ти и при поступлении сигнала Запись через вход 39 блока 1 на его стробирующий вход, на (п+11)-м выходе дешифратора 58 по вл етс  сигнал, при поступлении которого на вход параллельной записи регистра 60 в этот регистр произойдет запись адреса г-й

 чейки пам ти. С выходов регистра 60 адреса r-й  чейки пам ти через коммутатор 61, разблокированный высоким уровнем сигнала с триггера 64 блока 2 (поступающим через 5 выход 54 блокировки адреса блока 2 и вход 38 блока 1 на управл ющий вход этого коммутатора ), подаетс  через группу 43 выходов адреса блока 1 на группу адресных входов блоков 6i-6n пам ти.

0 Запись строки теста из входных регистров в блоки 6i-6n пам ти осуществл ете по команде Запись строки теста, при выполнении которой с (п+6)-го выхода дешифратора 58 через выход 36 блока 1 посту5 пает на вход записи блоков пам ти сигнал записи, по которому осуществл етс  запись информации в r-ю  чейку пам ти.

Описанные процессы формировани  строки теста во входных регистрах и

0 перезаписи ее в блоки 6i-6n пам ти производитс  k макс раз.

4. Режим I завершаетс  загрузкой адреса начала теста в счетчик 70 адреса по команде Установка начального адреса при

5 выполнении которой адрес начала теста с шины 22 данных через группу 57 входов блока 2 записываетс  в данный счетчик при поступлении сигнала записи с (п+2)-го выхода дешифратора 58 через выход 24 блока 1

0 и вход 45 блока 2 на вход параллельной записи счетчика 70.

Аналогично осуществл етс  загрузка информации в управл ющие регистры 78 и 79. При этом в первый управл ющий

5 регистр 78 загружаетс  величина (А-1), где А 2 - количество тактов, в течение которых двунаправленные выводы провер емого узла работают как входы, а во второй управл ющий регистр 79 - величина (В-1),

0 где В 2 - количество тактов, в течение которыхдвунаправленные выводы провер емого узла работают как выходы. Запись первого интервала в регистр 78 осуществл етс  по команде Запись первого интерва5 ла, при выполнении которой на (п+8)-м выходе дешифратора 58 по вл етс  сигнал записи и через выход 28 блока 1 и вход 49 блока 2 поступает на вход параллельной записи регистра 78. Запись второго интервала

0 в регистр 79 осуществл етс  по команде Запись второго интервала, при выполнении которой на(п+9)-м выходе дешифратора 58 по вл етс  сигнал записи и через выход 29 блока 1 и вход 50 блока 2 поступает на

5 вход параллельной записи регистра 79.

На этом режим загрузки завершаетс . Режим тестировани  (режим II) задаетс  подачей команды Пуск, при поступлении которой вырабатываетс  сигнал на (п+1)-м

выходе дешифратора 58, который через выход 23 блока 1, вход 44 блока 2 поступает на S-вход RS-триггера 64 пуска, устанавлива  его в единичное состо ние. По вление нулевого потенциала с инверсного выхода триггера 64 пуска через выход 54 блока 2 и вход 38 блока 1 на управл ющем входе коммутатора 61 блока 1 переводит его выходы в третье состо ние, блокиру  поступление адреса  чейки пам ти из блока 1.

Единичный потенциал с пр мого выхода триггера 64 разрешает прохождение тактовых импульсов с выхода генератора 62 тактовых импульсов через элемент И 63 на вход параллельной записи регистра 68 адреса и тактирующий вход D-триггера 80. По переднему фронту первого тактового импульса , пришедшего на вход параллельной записи регистра 68, адрес начала теста переписываетс  с выходов счетчика 70 адреса в регистр 68 адреса, с выходов которого через второй коммутатор 66 (передача информации через него разрешена единичным потенциалом с пр мого выхода триггера 64 пуска, поступающим на управл ющий вход этого коммутатора) и группу 56 выходов адреса блока 2 поступает на адресные входы блоков 6i-6n пам ти. Происходит считывание (сигнал записи сн т) эталонного значени  первой строки теста, отора  с выходов блока поступает на вторую группу входов блоков 8i-8n сравнени , а также на информационные входы первых коммутаторов 7i-7n. На управл ющие входы этих коммутаторов поступает информаци  с выходов регистров 5i-5n через открытые элементы И 171 - И 17П, управл емые высоким уровнем потенциала, поступающим с пр мого выхода Т-триггера 81 (триггер 81 установлен в единичное состо ние при установке УТК в исходное состо ние ) через выход 53 блока 2 и через элементы ИЛИ 16i-16n. Таким образом все выводы провер емого узла, определенные записью 1 в соответствующие разр ды регистров , определены как входы (включа  и двунаправленные выводы). В результате сформированна  строка тестовых воздействий поступает на входы провер емого узла 11. С выходов провер емого узла 11 через вторые коммутаторы 10i-10n реакци  провер емого узла 11 поступает на первую группу входов блоков 8i-8n сравнени .

Результаты сравнени  (О - если сбой, т.е. несравнение; 1 - в противном случае) с инверсных выходов блоков 8i-8n сравнени  поступают на информационные входы триггеров 13i-13n сбо . Запись в D-тригге- ры 13i-13n результата сравнени  и в регистры результата реакции провер емого узла 11 происходит по переднему фронту первого тактового импульса, поступающего с выхода 55 блока 2 на тактирующие входы

D-триггеров 13i-13n сбо  и входы параллельной записи регистров 9i-9n результата, и задержанного на элементе 67 задержки на величину г, причем т Т/2 (где Т 1/f; f - частота работы УТК). Величина т определ етс  как сумма задержек при прохождении информации до провер емого узла 11, при срабатывании провер емого узла 11 и при прохождении реакции провер емого узла 11 через вторые коммутаторы 10i-10n и

блоки сравнени . С выходов триггеров сбо  сигналы Сбой поступают через группу 52 входов обнаружени  сбоев на элемент ИЛИ 73 и группу информационных входов коммутатора 75 блока 2. Далее работа устройства определ етс  значени ми сигналов Сбой.

Если сигналы Сбой равны нулю, то работа устройства продолжаетс  следующим образом.

По заднему фронту первого тактового

импульса, поступающему через элемент НЕ 69 на вычитающий вход счетчика 70 адреса, его содержимое уменьшаете на единицу, а содержимое счетчика 76 импульсов увеличиваетс  на единицу. По переднему фронту следующего тактового импульса уменьшенное на единицу содержимое счетчика 70 переписываетс  в регистр 68 адреса, с выходов которого адрес следующей строки

теста поступает через коммутатор 66 и группу 56 выходов блока 2 на адресные входы блоков пам ти.

Увеличение содержимого счетчика 76 импульсов происходит до тех пор, пока его

содержимс  не станет равно содержимому регистра 78, т.е. значению (А-1). В момент равенства содержимых счетчика 76 и регистра 78 на выходе схемы 77 сравнени  по вл етс  единичный сигнал, который по переднему

фронту очередного (А-го) тактового импульса переводит D-триггер 80 в единичное состо ние . Единичный потенциал с его пр мого выхода через элемент ИЛИ 82 сбрасывает счетчик 76 в нулевое состо ние и

блокирует его счетный вход, преп тству  увеличению содержимого счетчика 76 по заднему фронту А-го тактового импульса, поступающему через элемент НЕ 69. Неравенство содержимых счетчика 76 (равно 0) и регистра 78 (равно А-1) вызывает по вление нулевого сигнала на выходе схемы 77 сравнени , который по переднему фронту следующего (А+1)-го тактового импульса записываетс  в D-триггер 80, завершив формирование на выходе триггера 80 импульса, по заднему фронту которого Т- триггер 81 перебрасываетс  в нулевое состо ние .

В результате на пр мом выходе триггера 81 по вл етс  нулевой потенциал, который прекращает блокировку выдачи информации с выходов регистров 15i-15n через элементы ИЛИ 16i - ИЛИ 1бп. Таким образом на входы элементов И 17i - И 17П с нулевых выходов разр дов регистров 15i- 15п, определенных записью О в эти разр ды как однонаправленные, поступают единичные сигналы, которые разрешают прохождение на входы коммутаторов 7i-7n с выходов регистров 5i-5n только тех единичных сигналов, которые определ ют однонаправленные входы, исключа  двунаправленные выводы из числа входов, определив их с (А+1)-го такта как выходы провер емого узла. Одновременно нулевой потенциал с пр мого выхода триггера 81 переводит выходы регистра 78 в третье состо ние , а единичный потенциал с инверсного выхода Т-триггера 81 открывает передачу информации из регистра 79, в который записано значение (В-1), на входы схемы 77 сравнени . Одновременно в (А+1)- м такте по заднему фронту (А+1)-го импульса , поступающему через элемент НЕ 69, содержимое счетчика 76 увеличиваетс  и становитс  равно единице. Начинаетс  отработка интервала В, котора  продолжаетс  до тех пор, пока содержимое счетчика 76 не станет равно содержимому регистра 79, т.е. значению (В-1). В этом случае аналогично описанному вырабатываетс  с выхода D-триггера 80 импульс, по заднему фронту которого Т-триггер 81 перебрасываетс  в единичное состо ние. Единичный потенциал с пр мого выхода триггера 81 через выход 53 блока 2 запрещает поступление управл ющей информации с выходов регистров 15i-15n через группы элементов ИЛИ 16i -16n и открывает передачу информации из регистра 78 на входы схемы 77 сравнени . Нулевой потенциал с инверсного выхода триггера 81 переводит выходы регистра 79 в третье состо ние. Двунаправленные выводы провер емого узла перемаскируютс  с выходов на входы.

Таким образом, перемаскирование двунаправленных выводов провер емого узла с входов на выходы, и наоборот, достигаетс  соответствующим управлением передачи данных через элементы И 17i - И 17П с выходов регистров 5i-5n, в которых однонаправленные входы и двунаправленные выводы провер емого узла определены записью 1 в соответствующие разр ды. При

этом управление передачей данных через элементы И осуществл етс  либо посредством подачи единичных сигналов на все первые входы этих элементов при установке Т-триггера 81 в единичное состо ние, тогда информаци  с выходов регистров 5i- 5п проходит через элементы И 17-|-17п без изменени  и все выводы провер емого узла, определенные записью 1 в соответствующие разр ды регистров , определены как входы (включа  и двунаправленные выводи ), либо подачей единичных сигналов на первые входы элементов И 17i-17n только с тех инверсных выходов регистров 15i-15n

(триггер 81 при этом устанавливаетс  в нулевое состо ние), которые записью О оп- ределены как однонаправленные, в результате с выходов регистров 5i-5n через элементы И 17i-17n проход т только те единичные сигналы, которые определ ют однонаправленные входы, а двунаправленные выводы исключаютс  из числа входов и определ ютс  как выходы. Таким образом, управл   в режиме тестировани  состо нием

Т-триггера 81 УТК обеспечивает перемаскирование двунаправленных выводов с входов на выходы, и наоборот, в пределах временных интервалов А и В, записываемых в регистры 78 и 79 соответственно и

определ ющих количество тактов, в течение которых двунаправленные выводы провер емого узла работают как входы и выхода соответственно. Если у провер емого узла все выводы однонаправленные, в

регистр 78 записываетс  значение, равное количеству тактов в тесте, и триггер 81 в течение теста свое состо ние не измен етэ остава сь в единичном состо нии с момента установки УТК в исходное состо ние.

Описанный процесс тестировани  продолжаетс  до тех пор, пока содержимое счетчика 70 адреса не станет равным нулю (без сбоев прошел весь тест) или на выходе элемента ИЛИ 73 блока 2 не по витс  единичный потенциал (прошел сигнал Сбой, т.е. обнаружено несоответствие результата эталону).

Если содержимое счетчика 70 адреса равно нулю, то на выходе элемента ИЛИ-НЕ

71 по вл етс  единичный сигнал, который через элемент ИЛИ 72 поступает на вход установки в ноль RS-триггера 64 пуска и устанавливает его в нулевое состо ние. Нулевой потенциал с пр мого выхода триггера

64 пуска блокирует поступление тактовых импульсов через элемент И 63 и происходит Останов устройства.

Останов устройства происходит также при по влении единичного потенциала на

выходе элемента ИЛИ 73, поступающего через элемент ИЛИ 72 на вход установки в ноль RS-триггера 64 пуска.

Режим анализа результатов тестировани  (режим III) начинаетс , когда в режиме тестировани  триггер 64 пуска блока 2 устанавливаетс  в нулевое состо ние. Дл  анализа состо ни  устройства используетс  команда Чтение состо ни  устройства, при выполнении которой адрес данной команды по шине 21 адреса через группу 41 входов блока 1 подаетс  на дешифратор 59 чтени  и при по влении сигнала Чтение на стробирующем входе данного дешифратора (через вход 40 блрка 1 с входа 20 устройства ), на(п+1)-м выходе дешифратора 59 вырабатываетс  сигнал, поступающий через выход 25 блока 1 и вход 46 блока 2 на управл ющий вход коммутатора 65, с выхода которого через группу 57 входов-выходов блока 2 на шину 22 данных передаетс  код состо ни  устройства. Код состо ни  содержит два разр да , , снимаемых с пр мого выхода триггера 64 пуска () и выхода элемента ИЛИ 73 сборки всех сбоев устройства ( В зависимости от кода состо ний ( рр 00 - исходное состо ние устройства; 10 - режим тестировани ; 01 -останов по сбою; 11- нет сброса триггера пуска) пользователь устройства может выполн ть следующие действи .

Если после сброса устройства код состо ни  00, то устройство неисправно и его необходимо отремонтировать.

Если после подачи команды Пуск код состо ни  10, то устройство находитс  в режиме тестировани  и необходимо сделать перерыв на врем  тестировани , если же и после этого код состо ни  не изменилс , то устройство неисправно. В противном случае, при 00, тестирование прошло успешно и необходимо за грузить следующий тест, а при 01 обнаружено несоответствие эталону реакции провер емого узла 11 на входное воздействие и можно вывести необходимую дл  анализа неисправностей следующую контрольную информацию: адрес сбойной строки теста, фрагменты реакции провер емого узла 11 на входное воздействие, источники сбоев.

Вывод адреса сбойной строки теста осуществл етс  по команде Чтение регистра адреса, при выполнении которой с(п+2)-го выхода дешифратора 59 через выход 26 блока 1 и вход 47 блока 2 на управл ющий вход коммутатора 74 подаетс  сигнал, разрешающий передачу адреса сбойной строки теста с выходов регистра 68 адреса через данный коммутатор и группу 57 входов-выходов блока 2 на шину 22 данных.

Вывод информации об источниках всех

сбоев (при условии, что пит) осуществл етс  по команде Чтение сбоев, при выполнении которой с (п+3)-го выхода дешифратора 59 через выход 27 блока 1 и вход 48 блока 2 на управл ющий вход ком0 мутатора75 подаетс  сигнал, разрешающий передачу информации с пр мых выходов D- триггеров сбоев через данный коммутатор и группу 57 входов-выходов блока 2 на шину 22 данных устройства.

5 На основе анализа информации о сбо х (наличие Г в l-м разр де означает, что информаци  о сбо х находитс  в i-м регистре 9 результата), пользователь может вывести фрагменты реакции провер емого узла 11

0 на входное воздействие из тех регистров 9 результата, в которых обнаружен сбой. Вывод информации из i-ro регистра 9 результата осуществл етс  по команде Чтение 1-го регистра результата, при выполнении кото5 рой с 1-го выхода дешифратора 59 через 1-й выход группы 30 выходов выдачи результата блока 1 на управл ющий вход коммутатора 12 подаетс  сигнал, разрешающий передачу информации с выходов регистра 9i резуль0 тата через данный коммутатор на шину 22 данных.

Пользователь диагностирует неисправности , устран ет ошибки и производит по- вторный прогон теста. Подобный

5 итерационный процесс повтор етс  до устранени  всех ошибок.

Claims (2)

1. Формула изобретени  1. Устройство тестового контрол , содержащее блок сопр жени , блок управле0 ни , п входных регистров, п регистров маски входов-выходов, п регистров маски входов, п блоков пам ти, первую группу п коммутаторов с трем  состо ни ми на выходе п блоков сравнени , п регистров результата,

   5 вторую группу п коммутаторов, п выходных коммутаторов, п триггеров сбо , элемент ИЛИ, причем группа информационных выходов i-ro (где i 1, ..., п) блока пам ти соединена с первой группой информацион0 ных входов i-ro блока сравнени  и группой информационных входов 1-го коммутатора первой группы, группа выходов которого соединена с 1-й группой выходов устройства дл  подключени  к провер емому узлу и

   5 группой информационных входов 1-го коммутатора второй группы, группа выходов которого соединена с второй группой информационных входов 1-го блока сравнени  и группой информационных входов 1-го регистра результата, группа адресных входов 1-го блока пам ти соединена с группой адресных выходов с трем  состо ни ми блока сопр жени  и группой адресных выходов с трем  состо ни ми блока управлени , выход записи строки теста блока сопр жени  соединен с входом записи 1-го блока пам ти, группа информационных выходов 1-го входного регистра соединена с группой информационных входов 1-го блока пам ти, 1-го регистра маски входов и 1-го регистра маски входов-выходов, группа выходов которого соединена с группой управл ющих входов 1-го коммутатора второй группы, группа выходов 1-го регистра результата соединена с группой информационных входов 1-го выходного коммутатора, управл ющий вход которого соединен с i-м выходом группы выходов выдачи результата блока сопр жени , вход записи 1-го регистра маски входов соединен с выходом записи маски входов блока сопр жени , вход записи 1-го регистра маски входов-выходов соединен с выходом записи маски входов-выходов блока сопр жени , вход 1-го входного регистра соединен с i-м выходом группы стробирующих выходов блока сопр жени , вход установки нул  1-го входного регистра соединен с выходом установки в О блока сопр жени , инверсный выход 1-го блока сравнени  соединен с информационным входом 1-го триггера сбо , пр мой выход которого соединен с i-м входом группы входов обнаружени  сбоев блока управлени , вход установки нул  1-го триггера сбо  соединен с выходом элемента ИЛИ, тактирующий вход 1-го триггера сбо  и вход записи 1-го регистра результата соединены с в ыходом стробировани  блока управлени , выход установки начального адреса блока сопр жени  - с входом записи адреса блока управлени , выход чтени  состо ни  блока сопр жени - с входом чтени  состо ни  блока управлени , выход чтени  адреса блока сопр жени  - с входом чтени  адреса блока управлени , выход чтени  сбоев блока сопр жени  - с входом чтени  сбоев блока управлени , выход сброса триггера сбо  блока сопр жени  - с первым входом элемента ИЛИ, выход пуска блока сопр жени  - с входом пуска блока управлени , выход блокировки адреса блока управлени  соединен с входом блокировки адреса блока сопр жени , первый управл ющий вход блока сопр жени  - с входом записи устройства , второй управл ющий вход- с входом чтени  устройства, группа входов адреса блока сопр жени  - с входной шиной адреса устройства, входы установки в О 1-го регистра маски входов, 1-го регистра маски входов-выходов, 1-го регистра результата , вход сброса блока управлени , второй вход элемента ИЛИ соединены с входом сброса устройства, группа информационных входов 1-го входного регистра, группа 5 информационных входов-выходов блока управлени , группа информационных входов блока сопр жени , группа информационных выходов 1-го выходного коммутатора соединены с входной двунаправленной шиной

   0 данных устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет оперативного циклического переключени  выходов устройства с передачи тестовой информации на прием

   5 реакций, в него введены п управл ющих регистров , п групп элементов ИЛИ, п групп элементов И, причем группа информационных выходов 1-го входного регистра соединена с группой информационных входов 1-го

   0 управл ющего регистра, j-й инверсный выход которого (где 1т, т - разр дность

   шины данных) соединен с первым входом j-ro элемента ИЛИ 1-й группы элементов ИЛИ, выход которого соединен с первым

   5 входом j-ro элемента И 1-й группы элементов И, группа выходов которой соединена с группой входов 1-го коммутатора первой группы j-й выход 1-го регистра маски входов соединен с вторым входом j-ro элемента И

   0 1-й группы элементов И, второй вход j-ro элемента ИЛИ 1-й группы элементов ИЛИ соединен.с выходом управлени  направлением проедачи информации блока управлени , вход записи 1-го управл ющего

   5 регистра соединен с выходом записи маски двунаправленных выводов блока сопр жени , первый выход управлени  записью блока сопр жени  соединен с входом записи первого интервала блока управлени , вто0 рой выход управлени  записью блока сопр жени  - с входом записи второго интервала блока управлени , вход установ ки в О 1-го управл ющего регистра - с входом сброса устройства,

   5
2. 2. Устройство по п. 1,отличающее- с   тем, что блок управлени  содержит генератор тактовых импульсов, элемент И, элемент НЕ, триггер пуска, четыре коммутатора, элемент задержки, регистр

   0 адреса, счетчик адреса, элемент ИЛИ-НЕ, три элемента ИЛИ, два управл ющих регистра , счетчик импульсов, схему сравнени , два триггера, причем выход генератора тактовых импульсов соединен с первым входом

   5 элемента И, пр мой выход триггера пуска - с первым информационным входом первого коммутатора, с управл ющим входом второго коммутатора и вторым входом элемента И, выход которого соединен с входом элемента задержки, входом параллельной записи регистра адреса, тактирующим входом первого триггера и входом элемента НЕ, выход которого соединен с суммирующим входом счетчика импульсов и вычитающим входом счетчика адреса, группа выходов которого соединена с группой входов регистра адреса и элемента ИЛИ-НЕ, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ, выход которого соединен с первым входом первого коммутатора, выход первого элемента ИЛИ соединен с входом установки нул  триггера пуска, группа выходов регистра адреса соединена с группами информационных входов второго и третьего коммутаторов, группа выходов счетчика импульсов -- с первой группой информационных входов схемы сравнени , втора  группа информационных входов которой соединена с группами выходов с трем  состо ни ми первого и второго управл ющих регистров, выход схемы сравнени  соединен с информационным входом первого триггера, пр мой выход которого соединен со счетным входом второго триггера и первым входом третьего элемента ИЛИ, выход которого соединен с входом установки нул  счетчика импульсов, инверсный выход второго триггера соединен с входом управлени  третьим состо нием второго управл ющего регистра , пр мой выход второго триггера - с выходом управлени  направлением передачи информации блока управлени  и с входом управлени  третьим состо нием первого управл ющего регистра, группа выходов с трем  состо ни ми второго коммутатора соединена с группой выходов с трем  состо ни-  ми адреса блока управлени , вход параллельной записи счетчика адреса - с

   входом записи адреса блока управлени , вход установки в единичное состо ние триггера пуска - с входом пуска блока управлени , вход сброса блока управлени  - с третьим входом первого элемента ИЛИ, вторым входом третьего элемента ИЛИ, входом сброса первого триггера и входом установки в единичное состо ние второго триггера, управл ющий вход первого коммутатора соединен с входом чтени  состо ни  блока

   управлени , группа входов обнаружени  сбоев-с группами входов второго элемента ИЛИ и четвертого коммутатора, управл ющий вход которого соединен с входом чтени  сбоев блока управлени , управл ющий

   вход третьего коммутатора - с входом чте ни  адреса блока управлени , инверсный выход триггера пуска - с выходом блокиров- ки адреса блока управлени , выход элемента задержки - с выходом стробировани 

   блока управлени , вход параллельной записи первого управл ющего регистра - с входом записи первого интервала блока управлени , вход параллельной записи второго управл ющего регистра - с входом записи второго интервала блока управлени , группы выходов стрем  состо ни ми первого , третьего и четвертого коммутаторов - с группами информационных входов счетчика адреса, первого и второго управл ющих регистров , а также с группой информационных входов-выходов блока управлени .

   Фиг. I

   Фм.З