SU1200347A1 - Устройство дл контрол адресных цепей блоков пам ти - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ АДРЕСНЫХ ЦЕПЕЙ БЛОКОВ ПАМЯТИ, содержащее счетчик адреса, один вход которого  вл етс  входом начальной установки устройства, а другой - входом синхронизации устройства, мультиплексор, входы первой группы которого соединены с входами выборки разр да адреса устройства, входы второй группы соединены с выходами счетчика адреса и  вл ютс  адресными выходами устройства, а выходы  вл ютс  информационными выходами устройства и подключены к входам первой группы блока сравнени , входы второй группы которого  вл ютс  информационными входами устройства , блок управлени , первый выход которого  вл етс  управл ющим выходом устройства , отличающеес  тем, что, с целью повыщени  достоверности контрол , в него введена группа элементов НЕ, перва , втора , треть  и четверта  группы элементов И, перва  и втора  группы элементов ИЛИ, первый и второй блоки оперативной пам ти, причем первый, второй, третий , четвертый и щестой входы блока управлени  соединены соответственно с выходом переполнени  счетчика адреса, выходом блока сравнени , входами выборки режима, выборки данных и синхронизации устройства , п тый, вход блока управлени  подключен к входу начальной установки устройства и к вторым входам элементов И первой, второй, третьей и четвертой групп, а второй и третий выходы блока управлени  соединены с управл ющим и адресным входами первого и второго блоков оперативной пам ти соответственно, информационные выходы которых  вл ютс  соответственно выходами результатов контрол    подключены к первым входам элементов И третьей и четвертой групп соответственно, входы элементов НЕ группы соединены с выходами счетчика адреса и первыми входами элементов И втoJ)OЙ группы, а выходы подключены к первым входам элементов И первой группы, первые и вторые входы элементов ИЛИ первой группы соединены с выходами элементов И третьей и первой групп соответственно, а выходы подк: ) ключены к информационным входам первого блока оперативной пам ти, первые и вторые входы элементов ИЛИ второй группы со соединены с выходами элементов И второй и четвертой групп соответственно, а выходы подключены к информационным входам второго блока оперативной пам ти.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  оперативных запоминающих устройств (ОЗУ). Цель изобретени  - повышение достоверности контрол  путем локализации многократных неисправностей адресных цепей блоков пам ти посто нного «О или посто нной «1 и многократные замыкани  двух адресных цепей собой На чертеже представлена схема устройства дл  контрол  адресных щепей блоков пам ти. i Устройство содержит счетчик 1 адреса, мультиплексор 2, блок 3 поразр дного сравнени  и элемент ИЛИ 4, составл ющие блок 5 сравнени , блок 6 управлени , группу элементов НЕ 7, первую группу 8, вторую группу 9, третью группу 10, четвертую группу 11 элементов И, первую группу 12 и вторую группу 13 элементов ИЛИ, первый 14 и второй 15 блоки оперативной пам ти. Кроме того, устройство содержит контролируемый блок 16 пам ти, шины 17 записи - считывани  контролируемого блока пам ти, входы 18 выборки разр да адреса устройства, вход 19 начальной установки устройства , вход 20 синхронизации, вход 21 выборки режима, вход 22 выборки данных, входные числовые шины 23 контролируемого блока пам ти, адресные шины 24 контролируемого блока пам ти, выходные числовые шины 25 контролируемого блока пам ти, выход 26 сигнала переполнени  счетчика адреса, информационные входы 27 первого блока 14, информационные входы 28 второго блока 15, вход 29 записи - считывани  первого и второго блоков, адресный вход 30 первого и второго блоков, информационные выходы 31 первого блока, информационные выходы 32 второго блока, выход 33 элемента ИЛИ, блок 34 индикации . Дл  приведени  устройства в исходное состо ние на вход 19 начальной установки подают сигнал логического «О, а на вход 20 синхронизации - импульсы тактовой частоты . Сигнал с входа 19 поступает на вход счетчика адреса и обнул ет его. Кроме TO-N го, этот сигнал поступает на первые входы первой 8, второй 9, третьей10 и четвертой 11 групп элементов И, что приведет к формированию на информационных входах 27 и 28 соответственно первого 14 и второго 15 блоков оперативной пам ти сигналов логического «О. Одновременно в блоке 6 управлени , на который также поступают сигнал логического «О с входа 19 и импульсы тактовой частоты с входа 20, формируетс  сигнал записи информации и попеременно первый и второй адреса, поступающие соответственно на вход 29 записи-считывани  и адресный вход 30 первого 14 и второго 15 блоков оперативной пам ти. Это приводит к записи по первому и вто1 47 рому адресу обоих блоков исходной нулевой информации. Перед проведением первого режима работы устройства на входах 18 выборки разр да адреса устройства устанавливают код, выбирающий в качестве тестового числа дл  проверки i-й адресной цепи контролируемого блока пам ти сигналы i-ro разр да кода адреса. Дл  работы устройства в первом режиме на входе 21 выборки режима устанавливают сигнал логической «1, снимают с входа 19 сигнал логического «О, а подают сигнал логической «1 (импульсы тактовой частоты продолжают поступать на вход 20). В первом режиме работы в счетчике 1 адреса под воздействием импульсов тактовой частоты последовательно формируетс  празр дный код адресов обращени  к контролируемому блоку 16 пам ти, который поступает на п его адресных входов 24. Кроме того, п-разр дный код адреса поступает на первые входы селектора-мультиплексора 2. На выход селектора-мультиплексора 2 проход т сигналы одного (i-ro) разр да кода адреса (в соответствии с кодом на входах 18). С выхода селектора-мультиплексора 2 тестовое число поступает на все m входных числовых щин контролируемого блока 16 пам ти. На шину 17 записи- считывани  контролируемого блока пам ти с первого выхода логического блока 6 поступают сигналы записи тестовых чисел. После записи тестового числа в контролируемый блок 16 пам ти по последнему адресу счетчика 1 адреса продолжает последовательно формироватьс  адрес обращени , а на выходе 26 переполнени  формируетс  импульс, который поступает в блок 6 управлени . Импульс 26 переполнени , поступив в блок 6 управлени , запретит поступление на шину 17 сигналов записи тестовых чисел и разрешит поступление на нее сигналов считывани , т. е. начнетс  считывание тестовых чисел из контролируемого блока пам ти. В цикле считывани  тестовых чисел на первые m входов блока 3 поразр дного сравнени  поступает эталонное тестовое число с выхода селектора-мультиплексора 2. На вторые m входов блока поразр дного сравнени  поступают считанные тестовые числа с выходных числовых шин 25 контролируемого блока пам ти. При правильном сравнении всех разр дов считанного и эталонного тестовых чисел на выходе 33 элемента ИЛИ 4 формируетс  сигнал об отсутствии отказа, а при неправильном сравнении , хот  бы в одном разр де - сигнал о наличии отказа. Эти сигналы поступают на первый вход блока 6 управлени . Если отказы есть, то на выход 33 поступает сигнал логического «О и в логическом блоке 6 формируетс  первый адрес (например, логический «О), который с его третьего выхода поступает на адресный вход 30 первого 14 и второго 15 блоков оперативной пам ти. Если отказов нет, то на выход 33 поступает сигнал логической «1 и на третьем выходе логического блока 6 формируетс  второй адрес (логическа  «1). Кроме того, с второго выхода блока 6 управлени , в каждом такте считывани  тестового числа из контролируемого блока 16 пам ти , на вход 29 записи-считывани  первого 14 и второго 15 блоков оперативной пам ти поступают сигналы записи. Одновременно с выходов счетчика 1 адреса п-разр дный код адреса поступает на вторые входы п элементов И второй группы 9 и на входы п элементов НЕ 7. С выходов элементов НЕ 7 инвертированный п-разр дный код адреса поступает на вторые входы п элементов И первой группы 8. На первые входы элементов И первой 8 и второй 9 групп поступают сигналы логической «1 с входа 19. Если все п разр дов кода адреса обращени  имеют состо ние логической «, то со всех выходов п элементов И второй группы 9 сигналы логической «1 через п элементов ИЛИ второй группы 13 пройдут на п информационных входов 28 второго блока 15 оперативной пам ти и запишутс  во все п его разр дов по первому адресу, если были отказы при считывании тестового числа из контролируемого блока 16 пам ти, или по второму адресу, если отказов не было. На информационные входы 27 первого блока 14 оперативной пам ти сигналы логической «1 не поступ т и в нем сохранитс  исходна  нулева  информаци . Аналогично, если все п разр дов кода адреса обращени  имеют состо ние логического «О, то сигналы логической «1 с выходов группы элементов НЕ 7 пройдут на п выходов элементов И первой группы 8 и через п элементов ИЛИ первой группы 12 поступ т на информационные входы 27 только первого блока 14 оперативной пам ти и запищутс  во все п его разр дов по первому или второму адресу. Однажды записанна  в первый 14 или второй 15 блоки оперативной пам ти логическа  «1 затем повторно переписываетс  в него во всех остальных тактах проверки, поступа  соответственно на информационные входы 27 или 28 по цепи: информационные выходы 31 первого блока 14 оперативной пам ти, вторые входы элементов И третьей группы 10, первые входы элементов ИЛИ первой группы 12 или по цепи: информационные выходы 32 второго блока 15 оперативной пам ти, вторые входы элементов И четвертой группы 11, вторые входы элементов ИЛИ второй группы 12. Следовательно, если при считывании тестового числа из контролируемого блока 16 пам ти, при котором был (не был) зафиксирован отказ, i-й разр д кода адреса обращени  был хот  бы один раз равен сигналу логического «О, то по первому (второму) адресу в i-й разр д первого блока 14 оперативной пам ти запишетс  сигнал логической «1, который сохранитс  до конца работы устройства в первом режиме. Аналогично, если при считывании тестового числа из контролируемого блока 16 пам ти, при котором был (не был) зафиксирован отказ, i-й разр д кода адреса обращени  был хот  бы один раз равен сигналу логической «1, то по первому (второму) адресу в i-й разр д второго блока 15 оперативной пам ти запишетс  сигнал логической «1, который сохранитс  до конца работы устройства в первом режиме . После обращени  со считыванием тестового числа из контролируемого блока пам ти по последнему адресу счетчик 1 адреса продолжает последовательно формировать адреса обращени , а на выходе 26 переполнени  сформируетс  импульс переноса, который поступит в блок 6 управлени . Импульс переноса, поступив в блок 6 управлени , запретит поступление на щину 17 сигналов считывани  и разрешит поступление на нее сигналов записи, т. е. начнетс  повторна  проверка 1-й адресной цепи контролируемого блока пам ти. Дл  перехода из первого во второй режим работы устройства прекращают подачу импульсов тактовой частоты по входу 20, а на вход 21 выборки режима работы подают сигнал логического «О. При наличии на входе 21 сигнала логического «О блок 6 управлени  формирует на своем третьем выходе сигналы считывани  информации, записанной в первый 14 и второй 15 блоки оперативной пам ти в первом режиме работы (сигнал считывани  поступает на вход 29). Установленный на входе 22 вь1борки данных сигнал логического «О или логической «1 приведет к формированию в логическом блоке 6 соответственно первого или второго адреса первого 14 и второго 15 блоков оперативной пам ти, поступающего на вход 30. С информационных выходов 31 и 32 соответственно информаци  о заполненных результатах анализа кода адресов обращений поступает дл  визуального контрол  на 2 п элементов индикации блока 34 индикации. Если на 1-й адресной цепи контролируемого блока 16 пам ти присутствует неисправность посто нного «О, i-й разр д кода адресов обращений к контролируемому блоку пам ти, при которых отсутствуют отказы (на выходе 33 сигнал логической «1), посто нно принимает значени  логической «1, тогда как все остальные разр ды этих адресов принимают значени  как логической «1, так и логического «О. Следовательно, в первом режиме работы по второму адресу в i-й разр д второго блока 15 оперативной пам ти и во все его остальные разр ды записываютс  сигналы логической «1, а по второму адресу первого блока 14 оперативной пам ти сигналы логической «1 записываютс  во все разр ды, кроме i-ro. Во втором режиме работы на входе 22 выборки данных устанавливают сигнал логической «1, по которому в блоке 6 управлени  формируетс  второй адрес (сигнал логической «1), поступающий на адресный вход 30 первого 14 и второго 15 блоков оперативной пам ти. На элементы индикации блока 34 индикации поступает информаци  о результатах анализа разр дов кода адресов обращений , при которых не было отказов. При этом свет тс  все элементы индикации, кроме элемента индикации, подключенного к i-му информационному выходу первого блока 14 оперативной пам ти. Это позволит оператору вы вить i-ю адресную цепь контролируемого блока пам ти, котора  имеет неисправность посто нного «О. В том случае, когда i-  и j-  адресные цепи замкнуты между собой, то при обращени х к контролируемому блоку пам ти по адресам, при которых были отказаны (на выходе 33 сигнал логического «О), i-й разр д кода адреса посто нно принимает значение логической «Г, а j-й - логического «О. Следовательно, в первом режиме работы по первому адресу первого блока 14 оперативной пам ти во все разр ды , кроме i-ro, будут записаны сигналы логической «1, а по первому адресу второго блока 15 оперативной пам ти сигналы логической «1 будут записаны во все разр ды , кроме j-ro. Во втором режиме работы устройства на входе 22 устанавливают сигнал логического «О, по которому в логическом блоке 6 формируетс  первый адрес (сигнал логического «О), поступающий на ВХОД 30 первого 14 и второго 15 блоков оперативной пам ти. При этом будут светитьс  все элементы индикации, кроме.подключенных к информационному выходу первого

14и j-му информационному выходу второго

15блоков оперативной пам ти. Это позвол ет оператору вы вить i-ю и j-ю адресные

цепи контролируемого блока пам ти, которые замкнуты между собой.

Вы вление неисправностей в следующей, например i+1-й, адресной цепи контролируемого блока пам ти (или любой другой) происходит аналогичным образом. Дл  этого устанавливают устройство в исходное состо ние сигналом логического «О на входе 19 и подачей импульсов тактовой частоты

на вход 20. Затем на входах выборки 18 разр да адреса устанавливают код, выбирающий в качестве тестового числа сигналы i+1-го разр да кода адреса (или любого другого) и перевод т устройство в первый режим работы. После заверщени  проверки

(второй режим работы устройства) индицируют запомненные в первом 14 и втором 15 блоках оперативной пам ти результаты анализа разр дов кода адресов обращени  к контролируемому блоку пам ти.

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ АДРЕСНЫХ ЦЕПЕЙ БЛОКОВ ПАМЯТИ, содержащее счетчик адреса, один вход которого является входом начальной установки устройства, а другой — входом синхронизации устройства, мультиплексор, входы первой группы которого соединены с входами выборки разряда адреса устройства, входы второй группы соединены с выходами счетчика адреса и являются адресными выходами устройства, а выходы являются информационными выходами устройства и подключены к входам первой группы блока сравнения, входы второй группы которого являются информационными входами устройства, блок управления, первый выход которого является управляющим выходом устройства, отличающееся тем, что, с целью повышения достоверности контроля, в него введена группа элементов НЕ, первая, вторая, третья и четвертая группы элементов И, первая и вторая группы элементов ИЛИ, первый и второй блоки опера тивной памяти, причем первый, второй, третий, четвертый и шестой входы блока управления соединены соответственно с выходом переполнения счетчика адреса, выходом блока сравнения, входами выборки режима, выборки данных и синхронизации устройства, пятый, вход блока управления подключен к входу начальной установки устройства и к вторым входам элементов И первой, второй, третьей и четвертой групп, а второй и третий выходы блока управления соединены с управляющим и адресным входами первого и второго блоков оперативной памяти соответственно, информационные выходы которых являются соответственно выходами результатов контроля и подключены к первым входам элементов И третьей и четвертой групп соответственно, входы элементов НЕ группы соединены с выходами счетчика адреса и первыми входами элементов И второй группы, а выходы подключены к первым входам элементов И первой группы, первые и вторые входы элементов ИЛИ первой группы соединены с выходами элементов И третьей и первой групп соответственно, а выходы подключены к информационным входам первого блока оперативной памяти, первые и вторые входы элементов ИЛИ второй группы соединены с выходами элементов И второй и четвертой групп соответственно, а выходы подключены к информационным входам второго блока оперативной памяти.

   >