SU1365134A1 - Устройство дл тестового контрол блоков пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано при изготовлении и испытании блоков пам ти. Целью изобретени   вл етс  повьшение достоверности , контрол . Устройство содержит генератор , блок управлени , счетчик адреса, дешифратор, буферные накопители, регистр , коммутатор и формирователь результатов контрол .. Перед началом - контрол  по командам от ЦВМ производитс  загрузка буферного накопител  информационной, адресной и управл ющей (запись/считывание, признак окончани  теста) последовательност ми, образующими тест. Далее устройство переходит в режим выдачи теста на контролируемый блок пам ти путем последовательного считывани  буферного накопител . Считываема  информаци  контролируетс  формирователем результатов контрол . 5 ил. с $ (Л

Description

05

ел

со

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано при изготовлении и испы тании блоков пам ти.

Целью изобретени   вл етс  повьше ние достоверности контрол .

На фиг.1 представлена схема устройства дл  тестового контрол  блоков пам ти , на фиг. 2 - схема блока управлени - , на фиг.З - схема буферного накопител ; на фиг,4 - схема формировател  результатов контрол } на фиг.З - схема коммутатора.

Устройство дл  тестового контрол  блоков пам ти (фиг.1) содержит генератор 1, блок 2 управлени , цепь 3 СИ1, счетчик 4 адреса буферных накопителей , цепь 5 команды Сброс, цепь 6 команды Загрузка, цепь 7 команды Пуск, цепь 8 буферного нако- гштел  признака Конец теста, цепь 9 сигнала Неисправность, цепь 10 сигнала Прием в буферный регистр, цепь 11 сигнала Запись в буфер, цепь 12 сигнала Выборка буфера, цепь 13 сигнала Опрос схемы сравнени , дешифратор 14, канал 15 приема командной информации, буферный накопитель 16 признака Конец теста, буферный накопитель 17 информации режима обращени  к контролируемому блоку (запись/чтение ), буферньш накопитель 18 информации адреса обращейи , буфер- ный накопитель 19 числовой информации , канал 20 приема информации от ЦВМ, канал 21 счетчика адреса буферных накопителей, цепь 22 буферного накопител  информации режима обраще- ни , канал 23 буферных накопителей адресной и числовой информации, триггер 24 буферного накопител  признака Конец теста, триггер 25 буферного накопител  информации режима обраще- ни , регистр 26 буферного накопител  информации адреса обращени , регистр 27 буферного накопител  числовой информации , цепь 28 триггера буферного накопител  признака Конец теста, цепь 29 триггера буферного накопител  информации режима обращени , канал 30 регистров буферных накопителей адресной и числовой информации, провер емое изделие 31, цепь 32 сигнала За- пуск, входной канал 33 числовой информации , формирователь 34 результатов контрол , цепь 35 Триггера неисправности , выходной канал 36 числовой информации, коммутатор 37, цепь 38 сигнала Переполнение, канал 39 вьщачи информации в ЦВМ, :;епь 40 тактовых импульсов.

Блок 2 управлени  (фиг.2) содержит сдвигающий регистр 41, триггеры 42- 46, элемент И 47, элементы И-НЕ 48- 51, элементы И 52-54 и элементы НЕ 55-58.

Накопители (фиг.З) 6-19 содержат запоминающие эл - -Нты 59.

Формирователь 34 результатов контрол  (.4) сог,ерж1.г регистр 60 чис--, элемент 61 сравнени , элемент И па 62 и триггер 63 неисправности.

Коммутатор (фиг.5) 37 содержит мультиплексор 64. Блоки 16-19 составл ют буферный накопитель 65, блоки Г 4-27 - регистр 66.

Устройство работает следующим образом .

По каналу 15 приема командной информации на вход дешифратора 14 из ЦВМ поступает, согласно алгоритму работы устройства, последовательность соответствующих команд.

Команды Сброс, Загрузка ,, Пуск возбуждают на выходе дгг.,-{фра- тора 14 соответственно цепи 5, 6 и 7 команд Сброс, Загрузка и Пуск. Импульсы в возбужденных цеп х имеют отрицательную пол рность.

По команде Сброс сигнал по цепи 5 команды Сброс поступает на вход блока 2 управлени  и счетчика 4 адреса буферных накопителей и устанавливает последний в нулевое состо ние. В блоке 2 управлени  (фиг.2) отрицательный сигнал цепи 5 Сброс поступает на вход схемы И 52, на выходе которой формируетс  отрицательный сигнал, устанавливаюпщй триггеры 42- 46 и сдвигающий регистр 41 в исходное состо ние. Сигнал логического нул  с выхода триггера 46 поступает на вход элемента И-НЕ 48 и блокирует прохождение импульсов задающего генератора 1 по цепи 40 тактовых импульсов через элемент И-НЕ 48 на вход сдвигающего регистра 41. Следовательно, блок 2 управлени  не будет вырабатывать управл ющие сигналы и устройство будет находитьс  в исходном состо нии.

Устройство работает в двух режимах: Загрузка и Контроль.

В режиме Загрузка осуществл етс  занесение исходной контрольной информации в буферные накопители 16-19.

В режиме Контроль осуществл етс  прогон буферных накопителей 16-19 и контроль провер емого издели  31 в соответствии с информацией, занесен- ной в буферные накопители 16-19 в режиме Загрузка,

В режиме Загрузка по каналу 15 приема кома}|дной информации от ЦВМ на вход деишфратора 14 поступает команда Загрузка. Одновременно по каналу 20 приема информации на входы буферных накопителей: признака Конец теста 16, режима обращени  17. адреса обрап;ени  18, числовой информации 19 поступает тестова  информаци , котора  должна быть загружена в буферные накопители 16-19 по адресу, определ емому состо нием счетчика ад- реса буферных накопителей 4.

Команда Загрузка возбужрдет на выходе дешифратора 14 цепь 6 команды Загрузка, котора  П9дклн)че а к входу блока 2 управлени . Отрицательный сигнал цепи 6 команды Загрузка устанавливает в единичное состо ние триггер 43 и в нулевое состо ние триггер 45, через элемент И 47 - в единичное состо ние триггер 42. Сигнал логической 1 с выхода триггера 42 поступает на установочный вход Р триггера 46, разреша  его переброс в единичное состо ние при поступлении положительного перепада импульсов за- дающего генератора 1 с выхода элемента НЕ 55. При этом сигнал логической 1 с выхода триггера 46 поступает на вход элемента И-НЕ 48, разреша  прохождение импульсов задающего генера- тора 1 по цепи тактовых импульсов 40 через элемент И-НЕ 48 на вход сдвигающего регистра 41. На выходе блока 2 управлени  вырабатываютс  управл ю- щие сигналы, позвол ющие организоват работу устройства в режиме Загрузка . В цепи 11 Запись в буфер устанавливаетс  отрицательньй уровень, а через инвертор 57 и элемент И 54 в цепи 12 Выборка буфера - отрица- тельный импульс, позвол ющий записат в буферные накопители 16-19 (фиг.З) информацию, подаваемую ЦВМ по каналу 20 приема информации. С выхода элемента НЕ 58 по цепи 3 СИ1 на вход счетчика 4 адреса буферных накопителей поступает импульс, и содержимое счетчика 4 адреса буферных накопителей увеличиваетс  на единицу.

С выхода р4 сдвигающего регистра 41 импульс,  вл ющийс  признаком Конец цикла, подаетс  на вход С триггера 44, устанавлива  его в нулевое состо ние и подготавлива  сдвигающий регистр 41 к очередному циклу. Одновременно импульс Конец цикла проходит через элемент И-НЕ 49 на вход элемента И 52, тем самым осуществл   сброс блока управлени  в исходное состо ние.

При поступлении следующей команды Загрузка из ЦВМ описанный цикл повтор етс , но информаци  при этом записываетс  в буферные накопители 16- 19 по следующему адресу, определ емому содержимым счетчика 4 адреса буферных накопителей. Количество команд Загрузка определ етс  объемом буферных накопителей 16-19 и алгоритмом тестировани , реализуемого управ- |Л ющей программой, заложенной в ЦВМ.

Информаци , записанна  в буферные накопители: признака Коцец теста, 16, режима обращени  17, адреса обращени  18 и числовой информации 19, зависит от алгоритма тестировани  данного типа провер емого издели .

При проверке оперативных запоминающих устройств в зависимости от тестовой программы в буферный накопи- тет7ь 17 режима обращени  записываетс  информаци  последовательности режимов считывани  и записи. В буферный накопитель 18 адреса обращени  записываютс  коды адресов, по которым необходимо провести запись в контролируемое изделие или считывание из него. В буферный накопитель 19 числовой информации записываетс  эталонна  информаци , необходима  дл  осуществлени  контрол  провер емого издели .

При проверке долговременного запоминающего устройства в буферный накопитель 17 режима обращени  записываетс  только признак чтени . В буферный накопитель 18 адреса обращени  записываетс  код адреса считывани  информации из провер емого издели . В буферный накопитель 19 числовой информации записываетс  эталонна  информаци  дл  сравнени .

В буферный накопитель 16 признака Конец теста записываетс  логическа  1 на все врем  теста и О (признак Конец теста) с последним тест-словом .

Режим Контроль начинаетс  командами Сброс и Пуск, поступающими из ЦВМ по каналу 15 приема командной информации . Команда Сброс вьшолн етс  ана логично режиму Загрузка и устанавливает счетчик 4 адреса буферных накопителей в нулевое состо ние. По команде Пуск на выходе дешифратора 14 возбуждаетс  цепь 7 команды Пуск и этот отрицательный импульс поступает в блок 34 контрол  и в блок 2 управлени . В формирователе 34 результатов контрол  (фиг.4) сигнал Пуск устанавливает в О триггер 63 неисправ- ности. В блоке 2 управлени  сигнал Пуск через элемент И 47 устанавливает триггер 42 в единичное состо ние , тем самым обеспечива  работу сдвигового регистра 41 аналогично ре- жиму Загрузка. На выходе элемента И-НЕ 50 формируетс  сигнал, который по цепи 10 сигнала Прием в буферный регистр поступает на входы триггера

25буферного накопител  режима обра- щени , триггера 24 буферного накопител  признака Конец теста, регистра

26буферного накопител  информации адреса обращени  и регистра 27 буферного накопител  числовой информации. Этим сигналом содержимое буферных накопителей 16-19 по нулевому адресу, установленному в счетчике 4 адреса буферных накопителей, переписываетс 

в буферные триггеры и peJ иcтpы 24-27. В режиме Контроль в блоке 2 управлени  триггером 45 и элементом И 54 в цепи 11 Запись в буфер устанавливаетс  высокий уровень, а в цепи 12 Выборка буфера - низкий уровень, которые обеспечивают режим чтени  буферных накопителей 16-19.

Сигнал по цепи 32 Запуск поступает на вход провер емого издели  31 и обеспечивает его запуск в режимах Чтение или Запись в зависимости от состо ни  триггера 25 буферного накопител  режима обращени , передаваемого по цепи 29 триггера буферного накопител  информации режима обра- щени .

В режиме Запись в провер емое изделие 31 записываетс  информаци , поступающа  из буферного накопител 

19 числовой информации по каналу 23 буферных накопителей адресной и числовой информации. Адрес обращени  также поступает по каналу 23 буферных накопителей адресной и числовой информации из буферного накопител  18 информации адреса обращени . Информаци  режима обращени  по цепи 29 триггера буферного накопител  режима обращени  поступает на вход блока 34 контрол  и коммутатора 37. В формирователе 34 сигнал цепи 29 триггера буферного накопител  режима обращени блокирует в режиме Запись опрос результата контрол . В коммутаторе 37 сигнал цепи 29 триггера буферного накопител  режима обращени  при необходимости выдаетс  в канал 39 вьщачи информации. Следовательно, в режиме записи происходит только запись информации в провер емое изделие, а контроль блокируетс .

I

В режиме Чтение (контрол ) провер емого издели  31 по цепи 29 триггера буферного накопител  режима обращени  признак Чтение поступает на вход провер емого издели  31, на формирователь 34, разреша  опрос результата контрол , и на вход коммутатора 37 дл  выдачи признака контрол  ЦВМ.

По поступлении сигнала Запуск на вход провер емого издели  по цепи 32 Запуск информаци , считанна  по адресу, поступающему с накопител  18 адреса обращени , по каналу 23 буферных накопителей адресной и числовой информации с провер емого издели  по входному каналу 33 числа поступает на вход формировател  34 (фиг.4) и сигналом цепи 3 СИГ записываетс  в регистр 60 числа. С выхода регистра 60 числа информаци  поступает на вход схейы 61 сравнени . Схема сравнени  обеспечивает сравнение содержимого регистра числа с эталонной информацией , поступающей по каналу 30 регистров буферных накопителей адресной и числовой информации. Выход схемы сравнени  стробируетс  импульсом, вы рабатываемым на выходе схемы И-НЕ 53 и поступающим по цепи 13 сигнала Опрос схемы сравнени .

При обнаружении несовпадени  считанной и эталонной информации сигнал неисправности отрицательной пол рности с выхода элемента И-НЕ 62 по цепи 9 Неисправность поступает на вход элемента И-НЕ 51 блока 2 управлени  и затем на вход С триггера 43, перебрасыва  его в единичное состо ние и тем самым обеспечива  разрешающий

потенциал на входе элемента И-НЕ 49. По поступлении на другой вкод элемента И-НЕ 49 импульса Конец цикла с выхода сдвигающего регистра 41 череэ элементы И-НЕ 49 и И 52 происходит сброс триггеров 42-46 и останов блоке 2 управлени .

Кроме того, сигнал неисправности с вьосода элемента И-НЕ 62 поступает на вход триггера 63 неисправности, выход которого по цепи 35 Триггера неисправности через коммутатор 37 поступает н канал 39 вьщачи информации .

При наличии неисправности ЦВМ по каналу 39 выдачи информации через коммутатор 37 осуществл ет опрос регистров 26 буферных накопителей адреса обращени , числовой информации 27, триггеров буферных накопителей признака Конец теста 24 и информации :режима обращени  25, регистра 60 чис

51348

ЛИЯ на рабочей частоте заканчиваетс . Количество и содержимое циклов определ етс  алгоритмами тестов, заложенных в основу работы контролирующей системы.

Работа устройства продолжаетс  до тех пор, пока на выходе буферного накопител  16 признака Конец теста

10 не по витс  сигнал Конец теста отрицательной пол рности, который по цепи 8 буферного накопител  признака Конец теста через триггер 24 буферного накопител  Конец теста и цепи

15 28 триггера буферного накопител  признака Конец теста, коммутатора 37 и канала 39 вьодачи информации вьща- етс  в ЦВМ. Кроме того, информаци  о . конце теста по цепи 28 триггера бу20 ферного накопител  признака Конец теста поступает на вход элемента И-НЕ 51 блока 2 управлени  и приводит его в исходное состо ние.

ла, триггера 63 неисправности, сигнала Переполнение счетчика 4 адреса буферных накопителей дл  фиксации и дальнейшей обработки информации с целью диагностики неисправности.

В случае отсутстви  неисправности сигнал Конец 1Д1кла с выхода р4 сдвигающего регистра 41 поступит на вход С триггера 44, перебросит его в нулевое состо ние, подготавлива  уст- ройство к следующему рабочему циклу. Во врем  каждого цикла, как отмечено в режиме Загрузка, содержимое счетчика 4 адреса буферных накопителей увеличиваетс  на единицу. Контроль продолжаетс  до тех пор, пока не произойдет чтение по всем адресам буферных накопителей 16-19. При достижении последнего адреса счетчика 4 адреса буферных накопителей вырабатываетс  сигнал Переполнение отрицательной пол рности, который по цепи 38 Пере

полнение счетчика адреса буферных накопителей поступает на вход элемента И-НЕ 51 блока 2 управлени  и устанавливает триггер 43 в единичное состо ние . Сигнал Конец цикла с выхода Q4 сдвигающего регистра 41 устанавливает блок 2 управлени  в исходное состо ние.

Кроме того, сигнал по цепи 38 Переполнение поступает через коммутатор 37 и канал 39 выдачи информации в ЦВМ дл  организации ввода очередной партии тестовой информации. На этом один цикл контрол  провер емого изде30

Q

Claims (1)

1. 25 Формула изобретени 

   Устройство дл  тестового контрол  блоков пам ти, содержащее генератор, выход которого подключен к синхровхо- ду блока управлени , вход пуска которого соединен с первым выходом дещиф- ратора, отличающеес  тем.

   контрол , в устройство введены буферный накопитель, регистр, счетчик ад- реса, формирователь результатов контрол  и коммутатор, причем второй выход дешифратора соединен с входом признака загрузки блока управлени , третий выход дешифратора подключен к входу сброса блока управлени  и счетчика адреса, счетный вход которого соединен с первьм синхровыходом блока управлени  и с синхровходом формировател  результатов контрол , вход пуска которого подключен к первому выходу дешифратора, входы которого  вл ютс  входами команды устройства и соединены с управл ю1цими входами коммутатора, выходы которого  вл ютс  выходами результата контрол  устройства , а информационные входы первой группы подключены к разр дным выходам формировател  результатов контрол , первый и второй входы разрешени  которого соединены соответственно с

   вторым синхровыходом блока управлени  и с вторым выходом регистра,  вл ющимс  выходом записи-считьшани  уст- ройстйа, первый выход регистра подключей к входу признака окончани  контрол  блока управлени , выходы записи и выборки которого соединены с одноименными входами буферного накопител , информационные входы которого  вл ютс  входами данных устройства , адресные входы подключены к информационным выходам счетчика адреса а выходы буферного накопител  соеди- нены с информационными входами регистра , синхровход которого соединен с третьим синхровыходом блока управлени , выход запуска пам ти которого  вл етс  одноименным выходом устрой- ства, а вход признака ошибки подключен к первому одноименному выходу формировател  результатов контрол , информационные входы первой группы которого  вл ютс  информационными вх

   J5

   дами устройства, информационные входы второй группы формировател  результатов контрол  соединены с выходами информационной группы регистра и с информационными входами второй группы коммутатора, информационные входы третьей группы которого подключены к выходам адресной группы регистра, информационные входы четвертой группы коммутатора соединены с первым и вторым выходами регистра, вторым выходом признака ошибки формировател  результатов контрол , с выходом переполнени  счетчика адреса и с одноименным входом блока управлени , выходы адресной и информационной групп буферного накопител   вл ютс  адресными и информационными выходами устройства соответственно .