SU1401520A2 - Устройство дл контрол оперативной пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, может быть использовано дл  контрол  блоков пам ти и  вл етс  усовершенствованием изобртени  по а.с. № 1226535. Целью изобретени   вл етс  сокращение времени контрол . Устройство содержит счетчик адресов, счетчик циклов , счетчик неисправностей, счетчик переполнени , оперативный накопитель, генератор импульсов, делитель частоты, коммутаторы , с первого по четвертый блоки сравнени , с первого по четвертый блоки выбора режима, блок управлени , ждущие мультивибраторы, триггеры, элемент И, элементы ИЛИ, дещифратор. Достижение цели изобретени  обеспечиваетс  введением режима ускоренной проверки с подсчетом количества ощибок за один проход адресного пространства контролируемого блока пам ти. Если число ощибок оказываетс  меньще граничного, задаваемого оператором в блоке управлени , делаетс  вывод о том, что общее количество ошибок в блоке пам ти не больще допустимого, и блок пам ти признаетс  годным. 1 ил. i (Л

Description

о

01

ю

N3

Изобретение относитс  к вычислительной технике, может быть использовано дл  контрол  блоков пам ти и  вл етс  усовершенствованием изобретени  по авт. св. № 1226535.

Цель изобретени  - сокращение времени контрол .

На чертеже представлена функциональна  схема предлагаемого устройства.

Устройство содержит блок 1 начальной установки, счетчик 2 адресов, триггер 3, счетчик 4 циклов, триггер 5, счетчик 6 неисправностей, оперативный накопитель 7, элементы ИЛИ 8 и 9, генератор 10 импульсов , счетчик 11 переполнени , делитель 12 частоты, элемент И 13, ждущий мультивибратор 14, элемент И 15, первый коммутатор 16, контролируемый блок 17 пам ти, первый блок 18 сравнени , второй блок 19 сравнени , второй коммутатор 20, триггеры 21 и 22, ждущий мультивибратор 23, ключ 24, третий 25 и четвертый 26 блоки сравнени , блок 27 управлени , блок 28 индикации , третий коммутатор 29, элемент ИЛИ 30, четвертый коммутатор 31, блок 32 выбора режима, дещифратор 33.

Устройство работает следующим образом.

В режиме полного контрол  блок выбора режима управл ющим сигналом «Лог. 1 пропускает на четвертый и п тый входы элемента И 13 через коммутаторы 29 и 31 сигнал «Лог. 1, с их вторых информационных входов. В исходном состо нии сигналом «Лог. 1 поступающим из блока 1 начальной установки, обнулены счетчики адресов 2 и циклов 4, триггеры 3 и 5 и оперативный накопитель 7. Этим же сигналом, прощедшим через элементы ИЛИ 8 и 9, обнулены соответственно триггеры 21 и 22. Единичными сигналами с инверсных выходов триггеров 5 и 22, а также единичными сигналами с выходов коммутаторов 29 и 31, поступающими на входы элемента И 13, разрещаетс  прохождение тактовых импульсов с генератора 10 через делитель 12 частоты на вход счетчика 2 адресов. Контролируемый блок 17 пам ти нулевым сигналом с выхода триггера 3 включен в режим записи. Адресные входы оперативного накопител  7, который единичным сигналом с инверсного выхода триггера 22 включен в режим записи, подключены через коммутатор 20 к выходам счетчика 6 неисправностей .

После прихода сигнала начала контрол  из блока 1 начальной установки («Лог. О) счетчик 2 адресов начинает формировать адреса дл  записи информации в контролируемый блок 17 пам ти. В первый цикл записи в контролируемый блок 17 пам ти записываетс  информаци , поступающа  через коммутатор 16 с выхода первого разр да счетчика 2 адресов. После записи информации в полный объем контролируемого блока 17 пам ти счетчик 2 адресов

5

переполн етс  и опрокидывает триггер 3, единичный сигнал с выхода которого переводит контролируемый блок 17 пам ти в , режим воспроизведени . Так как во врем 

цикла записи-считывани  счетчик 4 циклов не измен ет своего состо ни , то сигнал, поступающий с коммутатора 16 на первый вход блока 18 сравнени , во врем  цикла считывани  идентичен сигналу, который записан в контролируемый блок 17 пам ти

0 во врем  цикла записи. Таким образом, информаци , котора  записана в контролируемый блок 17 пам ти, сравниваетс  с воспроизведенной из него блоком 18 сравнени , который в случае несовпадени  выс дает импульс неисправности.

Предположим, что произошло несовпадение и импульс неисправноти через элемент И 15 поступает на входы триггеров 21 и 22. Нулевой сигнал с инверсного выхода триггера 22 не позвол ет тактовым импульсам

0 поступать с выхода элемента И 13 на вход счетчика 2 адресов, на выходах которого теперь хранитс  адрес неисправной  чейки пам ти. Этот же нулевой сигнал с инверсного выхода триггера 22 переводит оперативный накопитель 7 в режим воспроизведени , переключает коммутатор 20 так, что адресные входы оперативного накопител  7 подключены к выходам счетчика 11, а также разрешает счет счетчику И, на вход которого поступают такQ товые импульсы с больщой частотой непосредственно с генератора 10 импульсов.

Одновременно триггер 21 опрокидываетс  в единичное состо ние, разреша  прохождение импульсов через ключ 24. Так как в первом цикле считывани  во

5 врем  прохода каждого импульса неисправности в оперативном накопителе 7 не хранитс  адрес неисправной  чейки контролируемого блока 17 пам ти, которой соответствует этот импульс, то в первом цикле считывани  блок 19 сравнени  не выраба0 тывает импульсов, которые могли бы опрокинуть через элемент ИЛИ 8 триггер 21, и ключ 24 пропускает на счетчик 6 неисправностей импульсы, которые формирует ждущий мультивибратор 23 после переполнени 

с счетчика 11, т.е. после перебора всех адресов оперативного накопител  7.

Одновременно импульс с выхода ждущего мультивибратора 23 через элемент ИЛИ 9 поступает на установочный вход триггера 22 и обнул ет его. Единичный

0 сигнал с инверсного выхода триггера 22 переводит оперативный накопитель 7 в жим записи, обнул ет счетчик 11 и переключает коммутатор 20, который соедин ет адресные входы оперативного накопител  7 с выходами счетчика 6 не5 исправностей, который уже сосчитал импульс , пришедщий с выхода ждущего мультивибратора 23 через элемент ИЛИ 9 и ключ 24. Одновременно этот импульс поступает на вход записи оперативного накопител  7.

Таким образом, в оперативный накопитель 7 записываетс  адрес неисправной  чейки контролируемого блока 17 пам ти по адресу, определ емому общим количество неисправностей. Одновременно с этой записью единичный сигнал с инверсного выхода триггера 22 разрешает прохождение тактовых импульсов с делител  12 частоты через элемент И 13 на счетчик 2 адресов, т.е. считывание информации из контролируемого блока 17 пам ти продолжаетс . После формировани  блоком 18 сравнени  нового импульса неисправности процесс повтор етс . После окончани  первого цикла записи-считывани  начинаетс  второй цикл записи , выходы счетчика 4 циклов измен ют свое состо ние и на информационный вход контролируемого блока 17 пам ти поступает информаци  с выхода второго разр да счетчика 2 адресов после следующего переполнени  которого наступает второй цикл считывани , и процесс повтор етс .

Во втором и последующих циклах считывани  возможна ситуаци , когда блоком

18сравнени  формируетс  импульс неисправности дл   чейки контролируемого блока 17 пам ти, адрес которой уже записан в оперативный накопитель 7, т.е. в результате неисправности одной и той же  чейки пам ти в разных циклах воспроизведени  формируетс  несколько импульсов неисправности. В этом случае блок

19сравнени  вырабатывает импульс, который через элемент ИЛИ 8 устанавливает триггер 21 в нулевое состо ние, ключ 24 запираетс  и не пропускает импульс на счетчик 6 неисправностей, т.е. второй и последующие импульсы одной и той же неисправности не регистрируютс .

После прохождени  п циклов записи- считывани  (если 2 - полный объем контролируемой пам ти) счетчик 4 циклов переполн етс  и опрокидывает триггер 5, нулевой сигнал с инверсного выхода которого поступает на третий вход элемента И 13, прекраща  контроль. Ждущий мультивибратор 14 и элемент И 15 нужны дл  стробировани  импульсов неисправности, дл  более надежной работы устройства. После окончани  контрол  в счетчике 6 неисправностей хранитс  точное число неисправных  чеек пам ти, а в оперативном накопителе 7 - их адреса.

В режиме ускоренного контрол  дл  сокращени  длительности контрол  используетс  допустимость наличи  в пригодном блоке пам ти ограниченного количества неисправных  чеек пам ти. Такие блоки используютс  в основном в буферных запоминающих устройствах систем св зи, где допускаетс  отлична  от нул  веро тность сбо  информации. В этом случае контроль

0

осуществл етс  по принципу «годен - не

годен, как обычно и происходит контроль

блоков пам ти при серийном изготовлении.

Предположим, что допустимое количество неисправностей, при которых контролируемый блок пам ти считает;.  пригодным дл  использовани , - k. Предположим также , что во врем  первого цикла .эоспро- изведени  обнаружено Г неисправностей. В зависимости от k и Г можно рассчитать р - веро тность того, что в полном объеме контролируемой пам ти имеетс  больще k неисправностей . Задава сь малым допустимым значением Рдоп, например, равным 10, и т.д., в зависимости от назначе5 ни  блоков пам ти, можно определить допустимое количество неисправностей рюп, которое можно обнаружить за врем  первого цикла воспроизведени , при этом дела  вывод о пригодности блока пам ти, т.е. если за врем  первого цикла считы0 вани  обнаружено Едоп., или менее неисправностей , то можно сделать вывод, что в полном объеме контролируемой пам ти имеетс  больще допустимого количества неисправностей k с веро тностью, не более

5 задаваемой малой веро тности рдоп. В этом случае контролируемый блок пам ти считаетс  пригодным и контроль прекращаетс . Очевидно, что сразу после обнаружени  k-|-l неисправности необходимо делать вывод о непригодности блока пам ти и также

0 прекращать контроль.

Если за врем  первого цикла воспроизведени  обнаружено S неисправностей, причем , то контроль происходит так же, как и в первом режиме, и прекращаетс  либо после прохождени  всех цик5 лов записи-воспроизведени , либо после обнаружени  k-j-1 неисправностей с соответствующим выводом о пригодности либо о . непригодности блока пам ти.

В режиме сокращенного контрол  сиг0

налом «Лог. О, с выхода блока 32 выбора

режима через коммутаторы 29 и 31 к входам элемента И 13 подключаютс  соответственно выходы блока 25 сравнени  и элемента ИЛИ 30. Устройство начинает работать так же, как и в первом режиме. Блок

5 25 сравнени  сравнивает текущее количество найденных неисправностей с выхода счетчика 6 неисправностей с допустимым количеством неисправностей k, задаваемым оператором при помощи блока 27 управлени  В случае, если k, на выходе блока

0 сравнени  формируетс  сигнал «Лог. О, который через коммутатор 29 поступает на вход элемента И 13, прекраща  контроль. Одновременно этим сигналом включаетс  транспарант «Блок пам ти непригоден в блоке 28 индикации. Блок 26 сравнени 

сравнивает текущее количество найденных неисправностей F с выхода счетчика 6 неисправностей с допустимым количеством неисправностей доп, задаваемым оператором

при помощи блока 27 управлени . Дешифратор 33 выдел ет сигналом «Лог. 1 только первый цикл записи-воспроизведени . Этот сигнал через элемент ИЛИ 30 и комму- ататор 31 поступает на вход элемента И 13, разрешаетс  контроль.

Если после первого цикла записи-воспроизведени  , то сигнал «Лог.О с выхода блока 26 сравнени  через элемент ИЛИ 30 (на втором входе элемента ИЛИ 30 также сигнал «Лог.О после первого цик- ла) и коммутатор 31 поступает на вход элемента И 13, останавлива  контроль, одновременно этим сигналом включаетс  транспарант «Блок пам ти пригоден в блоке 28 индикации.

Если за врем  первого цикла найдено Рдоп неисправностей, то сигнал «Лог. 1 с выхода блока 26 сравнени  через элемент ИЛИ 30, коммутатор 31 и элемент И 13 разрешает контроль, который продолжаетс  так же, как и в первом режиме. Если в этом случае до конца контрол  не загораетс  транспарант «Блок пам ти непригоден, то делаетс  вывод о пригодности контролируемого блока пам ти.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  оперативной пам ти по авт. св. № 1226535, отличающе

   5

   0

   5

   вс  тем, что, с целью сокращени  времени контрол , в него введены блок выбора ре- жилга, блок управлени , третий и четвертый блоки сравнени , третий элемент ИЛИ, третий и четвертый коммутаторы, дешифратор , причем выходы треть,его счетчика соединены с входами первой группы третьего и четвертого блоков сравнени , входы второй группы которых подключены к выходам задани  допустимого количества неисправностей первой и второй групп соответственно, выход третьего блока сравнени  соединен с первым информационным входом третьего коммутатора и  вл етс  выходом «Блок пам ти непригоден, выход четвертого блока сравнени  подключен к первому входу третьего элемента ИЛИ, выход которого соединен с первым информационным входом четвертого коммутатора и  вл етс  выходом «Блок пам ти годен, второй информационный и управл ющий входы третьего и четвертого коммутаторов подключены соответственно к входу логической единицы устройства и к выходу блока выбора режима, выходы третьего и четвертого коммутаторов соединены соответственно с четвертым и п тым входами первого элемента И, второй вход третьего элемента ИЛИ подключен к выходу дешифратора, входы которого соединены с выходами второго счетчика.