SU1656553A1 - Амплитудный анализатор - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в амплитудных анализаторах например в  дерных спектрометрических исследовани х на автоматических необслуживаемых измерительных комплексах, к которым предъ вл ютс  требовани  высокой надежности . Цель изобретени  - повышение надежности анализатора Амплитудный анализатор содержит кодировщик 1 амплитуды блок 2 формировани  управл ющих сигналов, блок 3 микропро. раммного управлени , задатчик адресов 4 бпок пам ти 5 арифметический блок 6 и выходной формирующий блок 8, а также коммутатор 7 Анализатор обладает повышенной надежностью за счет того, что выход из стро  части блока пам ти 5 блоков 6 или 8 не ведет к отказу анализатора в целом, Это обеспечиваетс  автоматическим измексни ем конфигурации анализатора, в результате которого отказавшие части указанных блоков исключаютс  из процесса накоплени  и выхода информации а вс  прежн   информаци  накапливаетс  и выводитс  из работоспособных частей этих блоков 1 з п ф-лы. 6 ил. Ё а сл о сл сл 00

Description

Л7ес/77ирсЈэни 

Фиг1

Изобретение относитс  к импульсной технике и может быть использовано в амплитудных анализаторах, например, в  дерных спектрометрических исследовани х на автоматических необслуживаемых измерительных комплексах, к которым предъ вл ют требование высокой надежности.

Цель изобретени  - повышение надежности анализатора.

На фиг.1 показана схема амплитудного анализатора; на фиг.2 - схема блока формировани  управл ющих сигналов; на фиг.З - схема арифметического блока; на фиг.4 - схема блока микропрограммного управлени ; на фиг.5 - схема задатчика адресов; на фиг.6 - алгоритм работы блока микропрограммного управлени .

Амплитудный анализатор (фиг.1) содержит кодировщик 1 амплитуды, блок 2 формировани  управл ющих сигналов, блок 3 микропрограммного управлени , задатчик адресов 4, блок 5 пам ти, арифметический блок 6, мультиплексор 7. выходной формирующий блок 8.

Кодировщик 1 амплитуды предназначен дл  преобразовани  амплитуды входных импульсов в цифровой код. Представл ет собой аналого-цифровой преобразователь.

Блок 2 формировани  управл ющих сигналов (фиг.2) содержит элемент 9 ИЛИ, первый и второй формирователи 10, 11 импульсов (например, одновибраторы). триггер 12, элементы ИЛИ 13, 14, 15.

Блок 2 формировани  управл ющих сигналов работает следующим образом.

При поступлении на синхровход 2-1 синхроимпульса от мультиплексора 7 или импульса переноса на вход 2-2 управлени  смещением адреса вход 2-2 запускаетс  формирователь 10 импульсов.который совместно с элементами ИЛИ 13,14,15 формирует сигналы на выходах 2-5 управлени  доступом к пам ти блока, по которым происходит выбор и чтение информации из блока 5 пам ти. По спаду сигнала с выхода формировател  10 импульсов (стартовый выход 2-6 блока) новое число запоминаетс  в арифметическом блоке 6 и запускаетс  формирователь 12 импульсов, который совместно с элементами ИЛИ 13, 14, 15 формирует сигналы на выходах 2-5 управлени  доступом к пам ти блока, по которым происходит выбор и запись информации в блок 5 пам ти. При поступлении импульса переноса на вход управлением смещением адреса 2-2 блока устанавливаетс  триггер 11, который формирует сигнал смещени  адреса блока пам ти 5 на выходе 2-4 блока. Сигнал смещени  снимаетс  при поступлении синхроимпульса от мультиплексора 7 на синхровход 2-1 блока,

При выводе информации из амплитудного анализатора дл  формировани  сигналов , чтени  и записи блока 5 используетс  группа входов управлени  доступом к пам ти 2-3 блока формировани  управл ющих сигналов, на которые поступают управл ющие сигналы от блока 3 микропрограммно0 го управлени .

Блок 3 микропрограммного управлени  (фиг.4) содержит микропроцессор 16, узел посто нной пам ти (УПП) 17, узел оперативной пам ти 18, узлы 19 ввода - вывода,

5 таймер 20.

Задатчик 4 адресов (фиг.5) реализует функцию временного хранени  адреса (кода ), поступающего от кодировщика 1 амплитуды или блока 3 микропрограммного

0 управлени , а также функцию формировани  заранее известных адресов в режиме тестировани  амплитудного анализатора. Задатчик содержит генератор 21 тактовых импульсов (ГТИ), счетчик 22 импульсов, пер5 вый и второй мультиплексоры 23 и 24 с запоминанием . Выбор групп входов дл  подключени  их на выходы мультиплексоров 23 и 24 осуществл етс  по сигналам 4-2 от блока 2 микропрограммного управле0 ни .

Блок 5 пам ти служит дл  накоплени  информации.

Арифметический блок 6 (фиг.З) реализует функцию инкремента содержимого блока

5 5 и временного хранени  нового значени , которое поступает на выходы 6- 5. 6-8 арифметического блока 6.

Мультиплексор 7 подключает сигналы 6-6 и 6-7 промежуточного переноса с пер0 вой или второй части арифметического блока 6 на вход 2-2 управлени  смещением адреса блока 2 формировани  управл ющих сигналов, а также подключает синхросигналы с синхровыхода кодировщика 1 амплиту5 ды (в основном режиме) или синхровыхода задатчика адресов 4 (в режиме тестировани ) на синхровход 2-1 блока 2, в зависимости от состо ни  адресных входов 7-3 третьей группы. Выходной формирующий блок 8 служит

0 дл  вывода информации из блока 5 пам ти на выход устройства.

Амплитудный анализатор работает в режиме тестировани  и в основном режиме (фиг.6).

5При включении или при наличии сигнала на входе тестировани  блока 3 микропрограммного управлени  переводит амплитудный анализатор и режим тестировани . Он устанавливает на адресных входах 7-3 мультиплексора 7 сигналы

(например бО), по которым сигнал 6-6 промежуточного переноса с выхода арифметического блока б подключаетс  через мультиплексор 7 к входу 6-4 логической единицы этого же блока. При этом в накоп- лении и выводе информации участвуют все части лока 5 пам ти, арифметического блока б, входного формирующего блока 8.

Блок 3 микропрограммного управлени  выдает на вторую группу 4-2 входов данных задатчика 4 и на группу 7-3 адресных входов мультиплексора 7 управл ющие сигналы , по которым задатчик 4 выдает на свои выходы 4-4 данных заранее определенные коды от счетчика 22 импульсов, а синхроим- пульсы с синхровыход  4-5 через мультиплексор 7 поступают на синхровход 2-1 блока 2 формировани  управл ющих сигналов . При этом выходы кодировщика 1 амплитуды отключены.

По известным заранее адресам (кодам) А, генерируемым задатчиком 4, и сигналам управлени  доступом к пам ти 2-5. вырабатываемым блоком 2 формировани  управл ющих сигналов, в блоке 5 пам ти происходит накопление информации, заключающеес  в чтении числа по адресу А, которое представл ет собой количество импульсов , хран щеес  по этому адресу. Затем это число поступает на входы 6-1 и 6 -2 арифметического блока 6, где к нему добавл етс  новое событие, т.е. +1. Новое число записываетс  сигналами 2-5 в блок 1 по тему же адресу А. При поступлении новых импульсов процесс, описанный выше, по- втор етс  в течение времени экспозиции, которое задаетс  таймером 20 блока 3 микропрограммного управлени . По окончании времени экспозиции блок 3 микропрограммного управлени  начинает вывод инфор- мэции, заключающийс  в том, что на входы 4-2 второй группы задатчика адресов 4 поступают коды (адреса) от блока 3 микропрограммного управлени  и устанавливаютс  на входах первой группы блока 5. По сигналам 2-5, вырабатываемым блоком 2 формировани  управл ющих сигналов, происходит чтение накопленных в блоке 5 пам ти чисел, которые через выходной формирующий блок 8 выдаютс  на входы 3-4 и 3-5 данных первой и второй групп блока 3 микропрограммного управлени . После чтени  блок 3 записывает по каждому адресу блока 5 число ноль.

Блок 3 микропрограммного управлени  сравнивает полученные в результате тестировани  числа с заренее определенными значени ми, которые хран тс  в узле посто нной пам ти 17 блока 3. Это можно осуществить с помощью операций сравнени .- Здесь возможны два варианта.

Первый вариант, все блоки исправны, тогда сравниваемые числа совпадают. Тестирование заканчиваетс , дл  чего блок 3 микропрограммного управлени  устанавливает управл ющие сигналы на второй группе входов 4-2 задатчика адресов 4 и на третьей группе 7-3 адресных входов мультиплексора 7 При этом на выходы данных 4-4 задатчика адресов и на синхро-вход 2-1 блока 2 формировани  управл ющих сигналов поступают соответственно адреса (коды) и синхросиналы от кодировщика 1 амплитуды. Амппитудный анализатор готов к работе F основном режиме. На вход устройства подаетс  анализируема  последовательность импульсов В кодировщике 1 амплитуды амплитуда входного импульса преобразуетс  в цифровой код сопровождаемый синхросигналом на синхровыходе кодировщика 1 амплитуды По этому коду (адресу) AI в блоке пам ти 5 по сигналам 2-5 блока 2 формировани  управл ющих сигналов происходит накопление информации, как описано выше, в течение времени экспозиции . По окончании времени экспозиции блок 3 микропрограммного управлени  начинает вывод информации

Второй вариант: один из блоков устройства неисправен, тогда полученные в результате тестировани  числа не совпадают с заранее определенными Блок 3 микропрограммного управлени  устанавливает на адресных входах 7-3 мультиплексора 7 сигналы , по которым сигнал 6-6 промежуточного переноса с выхода арифметического блока 6 подключаетс  через мультиплексор 7 к входу 2-2 бпока 2 формировани  управл ющих сигналов Тестирование амплитудного анализатора продолжаетс . При этом запоминание накопление и вывод информации осуществл етс  в первой части блока 5 пам ти арифметического блока 6 и выходного формирующего блока 8. Пусть число NI, накопленное в блоке пам ти 5 по адресу AI, за врем  Т Тэ. будет 2S1 - 1. где Тэ - врем  экспозиции, Si - количество разр дов в первой группе выходов анализатора. При этом втора  часть (например, старшие разр ды) блока пам ти 5 арифметического блока 6 участи  в накоплении информации еще не принимали

При генерировании задатчиком адресов 4 адреса AI число N, поступает на входы 6-1 арифметического блока 6, где к нему добавл етс  новое событие, т.е. +1. При этом «а выходах 6-5 первой группы арифметического блока б присутствует нулева  информаци , котора  запишетс  в блок 5 пам ти по

адресу At, а на выходе 6-6 промежуточного переноса арифметического блока 6 по витс  сигнал промежуточного переноса, который через мельтиплексор 7 поступит на вход 2-2 управлени  смещением адреса блока 2 формировани  управл ющих сигналов . При этом блок 2 формирует сигнал 2-4 смещени  адреса, так что адрес AJ, поступающий на входы адреса блока 5 пам ти, равен AJ А АО, где АО - посто нное число, и сигналы 2-5, по которым произойдет накопление информации по адресу AJ в Si разр дах блока пам ти 5.

При генерировании задатчиком адресов 4 вновь адреса AI сигнал смещени  адреса снимаетс , информаци  накапливаетс  в Si первых разр дах блока 5 до тех пор, пока накопленное число NI не станет вновь равно 2 - 1, после чего повторитс  процесс, описанный выше, и к числу NJ. содержащемус  в блоке 5 пам ти по адресу А), добавитс  новое событие, т.е. +1.

Таким образом накопление информации происходит в первой части блока 5 пам ти и арифметического блока 6. При этом число импульсов, соответствующих определенному коду At, содержитс  в младших разр дах двух слов блока 5 по адресам AI и AJ, причем старшие разр ды числа содержатс  в Si младших разр дах по адресу AJ, а младшие разр ды - в Si младших разр дах по адресу AI.

По окончании времени экспозиции начинаетс  вывод информации, на входы 4-2 второй группы задатчика адресов 4 поступают коды (адреса) от блока 3 микропрограммного управлени ,

По адресам AI и AJ, по сигналам 2-5 проихсодит чтение накопленных в блоке 5 чисел, которые через выходной формирующий блок 8 выдаютс  на входы блока 3 микропрограммного управлени . Блок 3 микропрограммного управлени  формирует новое слово так, что Si старших разр дов его представл ют собой Si младших разр дов числа, считанного по адресу А), а младшие разр ды содержатс  в Si младших разр дах числа, считанного по адресу AI (это можно осуществить, например, с помощью операций сдвига и логического умножени ), При этом информаци , содержаща с  на выходах второй группы выходного формирующего блока 8, не учитываетс . Далее блок 3 микропрограммного управлени  сравнивает полученные в результате тестировани  числа с заренее определенными значени ми . Здесь также возможны два случа . Неисправность произошла во второй части блока 5 пам ти, арифметического блока 6 или выходного блока 8, тогда полученные и

заранее определенные числа совпадают. Тестирование заканчиваетс , выходы данных кодировки кодировщика 1 амплитуды подключаютс  к входам данных задатчика

адресов 4. Амплитудный анализатор готов к работе в основном режиме, котора  осуществл етс  так, как показано выше. При этом накопление и вывод информации осуществл етс  в первой части блока 5 пам ти, ариф0 метического блока 6 и выходного формирующего блока 8. Если неисравность произошла в первой части блока 5 пам ти , арифметического блока 6 или выходного формирующего блока 8, тогда получен5 ные и заранее определенные числа не совпадают .

Блок 3 микропрограммного управлени  устанавливает на входах 7 3 мультиплексора 7 сигналы, по которым сигнал 6 6 проме0 жуточного переноса отключаетс  от входа 2-2 блока 2 формировани  сигналов, а подключаетс  сигнал 6-7 переноса со второй части арифметического блока 6, одновременно на его вход 6-4 подаетс  уровень

5 лог.1. Тестирование продолжаетс , при этом накопление и вывод информации осуществл етс  во второй части блока 5 пам ти , арифметического блока 6 и выходного формирующего блока 8, аналогично тому,

0 как это происходит в предыдущем случае.

По окончании времени экспозиции начинаетс  вывод информации, по адресам AI и AJ происходит чтение накопленных в блоке 5 чисел, которые через выходной формиру5 ющий блок 8 выдаютс  на выход устройства и на входы блока 3 микропрограммного управлени . Блок 3 микропрограммного управлени  формирует новое слово, так что S2 старших разр дов его представл ют собой

0 S2 старших разр дов числа, считанного по адресу AJ; а младшие разр ды содержатс  в S2 старших разр дах числа, считанного по адресу А. При этом информаци , содержаща с  на вы5 ходах первой группы выходного формирующего блока 8, не учитываетс . Далее блок 3 микропрограммного управлени  сравнивает полученные в результате тестировани  числа с заранее определенными

0 значени ми. Здесь возможны два случа . Неисправность произошла в первой части блока 6 пам ти, арифметического блока 6 или выходного формирующего блока 8, тогда полученные и заранее определенные чис5 ла совпадают. Тестировании заканчиваетс , выходы данных кодировщика 1 амплитуды подключаютс  к входам данных задатчика 4 адресов. Амплитудный анализатор готов к работе в основном режиме. При этом наю i- ление и вывод информации осуществл ете

во второй части блока 5 пам ти, арифметического блока 6 или выходного формирующего блока 8.

Если неисправность произошла в других блоках амплитудного анализатора, тогда полученные и заранее определенные числи совпадают. Блок 3 микропрограммного управлени  выдает на выход устройства сигнал отказа устройства.

В основном режиме работы блок 3 мик ропрограммного управлени  устанавливает на адресной группе входов 7-3 мультиплексора 7 сигналы, определенные в режиме тестировани . В зависимости от их состо ни  накопление и вывод информации в устройстве осуществл етс  либо в обеих част х блока 5 пам ти, арифметического блока 6, выходного формирующего блока 8, когда все блоки устройства исправны, либо в одной из двух частей перечисленных блоков, когда неисправность произошла в другой части. По внешнему сигналу, поступающему на вход тестировани , блок 3 микропрограммного управлени  переводит амплитудный анализатор в режим тестировани  дл  определени  работоспособной конфигурации устройства, как это было показано ьы- ше.

Claims (1)

1. Формула изобретени  1. Амплитудный анализатор, содержащий кодировщик амплитуды, блок пэм ти, задатчик адресов, арифметический блок, блок микропрограммного управлени  и выходной формирующий блок, вход кодировщика амплитуды  вл етс  входом данных устройства, а выходы данных кодировщика амплитуды соединены с входами данных первой группы задатчика адресов, выходы данных которого соединены с адресными входами блока пам ти, входы-выходы данных первой группы которого подключены к соответствующим входам первого операнда арифметического блока, выходы данных первой группы которого соединены с первой группой входов-выходов блоха пам ти и с входами первой группы выходного формирующего блока, группа адресных выходов блока микропрограммого управлени  соединена с второй группой входов данных адресного блока, отличающийс  тем, что, с целью повышени  надежности анализатора , в него введены блок формировани  управл ющих сигналов и мультиплексор, синхровход и вход управлени  смещением адресов блока формировани  управл ющих сигналов соединены соответственно с пер вым и вторым выходами мультиплексора, первый и второй входы данных которого соединены с синхровыходами кодировщика

   амплитуды и адресного блока соответствен- но, вход управлени  смещением адреса которого соединен с выходом управлени  смещением адреса блока формовани  уп- 5 равл ющих сигналов, группа входов управлени  доступом к пам ти которого соединена с одноименной группой выходов блока микропрограммного управлени , выходы управлени  доступом к пам ти блоке

   0 формировани  управл ющих сигналов подключены к одноименным входам блока пам ти , втора  группа выходов-данных которого соединена с второй группой вхо- дов-Ьыходов данных арифметического бло5 ка, выходы второй фуппы данных которого соединены с второй группой входов выходов данных блока пам ти и с входами второй группы выходного формирующего блока, выходы первой и второй групп кото0 рого подключены соответственно к выходам устройства и к входам данных первой и второй групп блока микропрограммного управлени , вход тестировани  которого  вл етс  одноименным входом устройства, а группа

   5 выходов управлени  переключением подключена к группе адресных входов мультиплексора , третий выход которого подключен к входу логической единицы арифметического блока, выходы промежуточного пере0 носа которого соединены соответственно с третьими и четертыми входами данных мультиплексора , а стартовый выход блока формировани  управл ющих сигналов подключен к входу запуска арифметического блока.

   52. Анализатор поп.1,отличающийс   тем, что блок формировани  управл ющих сигналов содержит первый и второй формирователи импульсов, триггер и с первого по четвертый элементы ИЛИ, входы

   0 первого элемента ИЛИ соответственно подключен к R- и S-входам триггера и  вл ютс  синхровходом и входом управлени  смещени  адреса блока, а выход триггера соединен со входом первого формировател 

   5 импульсов, выход которого подключен к первому входу второго элемента ИЛИ и к входу второго формировател  импульсов, выход которого подсоединен к второму входу второго элемента ИЛИ и к первому входу

   0 третьего элемента ИЛИ. выход второго элемента ИЛИ подключен к первому входу четвертого элемента ИЛИ, вторые входы третьего и четвертого элементов ИЛИ  вл ютс  группой входов управлени  доступом

   5 к пам ти блока, а выход триггера, выходы третьего и четвертого элементов ИЛИ, выход первого формировател  импульсов йв- л ютс  соответственно выходом управлени  доступом к пам ти и стартовым выходом блока.

   Фиг. 5

   n in in со in to

   tb CM

   10

   cx5

   41

   Вкл.

   Вход -А тестировании

   Перейти 8режим тестировани  Установить на 8ыходвхЗ-3 Установить на быходах Н А -А1 Запустить таймер 20 Тэ

   1.

   По сигналу от таймера 20 останов таймера 20, чтение ЗУ5: по адресам А1В дести данные со Sxodo33-4,

   Продолжить тестирование : Установить на выходах 5- 3 Запустить таймер 20

   По сигналу от таймера 20 : останов.таймера 70, чтение ЗУ5: по адресам A L, А dSecmu данные сВхоооб 3-4

   I

   Вычислить Ni - S1(Aj}S1(Ai)

   Продолжить тестирование: Устанодить надыходрх Я-10 Запустить таймер 20

   Посигналу от таймера 20: ОСтанад таймера 20, чтение ЗУ5 по адресам A i Aj Ввести данные с входов 3-5

   1

   Вычислить Ni M(Aj)S2(Ai)

   задам- Устройство неисправно гдп

   Перейти 8 основной режим

   измерение :

   Установить набыходах Установить на выходах 3-1 А А2 Запустить таймер 20

   ПО сигналу от таймера 20. останов, таймера WI чтение 5 У5.

   по адресам A i., A j- Воести данные Свходов3-4-, 3-5

   Устройстдо неиспрадно