SU1575187A1 - Устройство дл контрол кодовых последовательностей - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в ЭВМ и других цифровых системах с повышенной достоверностью функционировани . Отличительной особенностью устройства  вл етс  то, что оно позвол ет провер ть многоальтернативные ветв щиес  последовательности. Целью изобретени   вл етс  расширение функциональных возможностей за счет контрол  последовательностей с переменным периодом и длительностью. Поставленна  цель достигаетс  за счет введени  регистра 3, блоков 5,6 сравнени , распределител  7 импульсов, одновибратора 8, тактового генератора 9, триггеров 10, 11, 12, элемента 16 запрета, элементов И 17, 18. 2 ил., 1 табл.

Description

На фиг,1 представлена функциональ- схема предлагаемого устройства; на - временна  диаграмма его работы.

Устройство содержит блок 1 посто нной пам ти, счетчик 2, регистры 3 и 4, блоки 5 и 6 сравнени , распределитель 7 импульсов, одновибратор 8, тактовый генератор 9, триггеры 10-12, селектор 13, элемент 14 запрета, элемент И 15, элемент 16 запрета, элементы И 17 и 18, элемент ИЛИ 19, группу 20 задани  номера контролируе- мой последовательности, группу 21 входов контролируемых последовательностей ,вход 22 запуска, выход 23 ошибки устройства, элемент НЕ 24. Блок 1 посто нной пам ти предназначен дл  хранени  эталонных слов, задающих пОтактно (дл  каждого изменени  набора логических сигналов) значение контролируемой ветв щейс  последовательности . Каждое слово содержит два по- л  и два признаковых разр да. Первое поле (соответствует выходам 1.1) задает значение последующего адреса -  чейки пам ти, в которой записано значение одного из допустимых последую- щих эталонных сигналов, при этом возбуждаетс  признаковый разр д 1.2 - признак перехода на последующий &д- рес. Второе поле (соответствует выходам 1.3) задает значение эталон- ного сигнала, а один разр д отводитс  дл  фиксировани  - окончани  подбора . Признаковый разр д 1.4 окончани  контрол  возбуждаетс  по завершению

контролируемой ветв щейс  последова-

тельности.

Пример кодировани  посто нной пам ти при контроле ветв щейс  последо ... ОН --111

вательности типа 010 -.лп Г1П.

иии - ии 1

приведен в таблице (начальный адрес последо ательности 1000).

5

0 5 0 5 0 5

Q

5

Блок 1 посто нной пам ти может быть реализован, например, на стандартных интегральных микросхемах 556РТ4.

Счетчик 2 предназначен дл  адресации  чейки посто нной пам ти блока 1 при параллельной записи в него информации с выхода селектора 13 по заднему фронту импульса на выходе элемента И 15, а также дл  инкрементирова- ни  этого адреса по заднему фронту импульса на выходе элемента 14 запрета, поступающему на его счетный вход.

Устройство работает следующим образом ,

В начале производитс  установка на группе 20 входов задани  номера требуемой ветв щейс  последовательности (фиг.1 и 2)„ Затем на вход 22 запуска устройства подаетс  импульс пуска, по которому устанавливаетс  триггер 10 в единичное состо ние. Сигнал с выхода триггера 10 запускает генератор 9, который начинает формировать синхронизирующую последовательность импульсов . При этом активируетс  стробирую- щий вход блока 6 сравнени , на первую группу входов которого поступает набор логических сигналов с группы 21 входов устройства, а на его вторую группу вкодов поступают сигналы с группы выходов регистра 4, сброшенного в ноль в исходном положении по цеп м , не указанным на фиг.1. Вследствие этого активируетс  выход неравенства второго блока 6 сравнени , котог рый, в свою очередь, активирует вход одновибратора 8, Одновибратор 8 формирует импульс, который разрешает запись информации в регистр 4, а также устанавливает триггер 11. Поэтому по следующему импульсу тактового генератора 9 выход блока 6 сравнени  не будет активирован до тех пор, пока не изменитг с  набор логических сигналов на группе 21 выходов устройства. Выход вто515

рого триггера 11 активирует вход разрешени  распределител  7, который распредел ет последующие импульсы с тактового генератора 9 на свои выходы 7.1, 7.2и7,3 в пор дке номеров выходов .

По импульсу на выходе 7.1 распределител  активируетс  выход элемента И 15, так как на его первый вход по- дана 1 с инверсного выхода триггера 12, обнуленного в исходном состо нии по цеп м, не указанным на Выход 1.2 блока 1 посто нной пам ти обнулен в исходном положении, так как обнулен счетчик 2 по цеп м, не указанным на фиг.1. Поэтому активирован второй управл ющий вход селектора 13 и информаци  с группы 20 входов по первой группе входов селек- тора поступает на информационные входы счетчика 2, котора  и записываетс  в него по заднему фронту импульса на выходе элемента И 15„ Таким образом, на выходах счетчика 2 устанавливаетс  адрес  чейки пам ти, в котором хранитс  значение первого эталона. Вследствие этого на выходах 1.3 блока 1 посто нной пам ти устанавливаетс  значение логических сигналов, соответст- вующих первому эталонному сигналу, а на выходах 1.1 - адрес  чейки пам ти, в которой хранитс  значение следующего эталонного сигнала, устанавливаетс  значение 1 на выходе 1.2 блока 1. Импульс на выходе 7,2 распределител  7 устанавливает триггер 12 в состо ние Yll, а также по входу разрешени  записи задним фронтом записывает в первый регистр 3 информацию с выходов 1.3 блока 1, так что на его выходах 3.1 устанавливаетс  значение логических сигналов, соответствующих первому эталонному сигналу . Блок 5 сравнени  посто нно сравни- вает значение реального набора логических сигналов на группе 21 входов устройства с сигналами на выходах 3,1 регистра 3, При равенстве эталонных и реальных сигналов блок 5 сравнени  формирует на своем выходе равенства сигнал 1, котора  активирует первый вход элемента И 17.

Тогда по импульсу на выходе 7.3 распределител  7 активируетс  второй вход элемента И 17, вследствие чего обнул ютс  триггеры 11 и 12. Поэтому снимаетс  сигнал запуска с входа распределител  7. При очередном измене

.Q 20 25 п 5 , ,с rg

5

876

нии набора логических сигналов на группе 21 входов устройства по очередному импульсу на выходе тактового генератора 9 будет активирован выход блока 6 сравнени  и аналогично описанному импульсу с выхода одновибра- тора 8 в регистр 4 будет записан очередной набор логических сигналов с группы 21 входов устройства. Аналогично запускаетс  распределитель 7 импульсов , в счетчик 2 по синхроимпульсу на выходе элемента И 15 записываетс  адрес следующего (второго) эталона с выходов седектора 13, так как его первый вход управлени  активирован выходом 1 . 2 блока 1 посто нной пам ти , а на его вторую группу входов поступает адрес следующего (второго) эталона с выходов 1.1 блока 1 посто нной пам ти. Этот адрес устанавливаетс  на адресных входах блока 1 посто нной пам ти по выходам счетчика 2, Таким образом, на выходе 1.3 блока 1 посто нной пам ти устанавливаетс  значение очередного эталона, на выходе 1.1 - адрес  чейки пам ти со значением следующего эталона, а на выходе 1,2 - значение 1. По импульсу на выходе 7.2 распределител  7 вновь устанавливаетс  триггер 12 и записываетс  в регистр 3 значение очередного эталонного сигнала с выходов 1.3 блока 1 посто нной пам ти. Это новое значение эталона с выходов 3.1 регистра 3 поступает на вторую группу входов первого блока 5 сравнени , на первой группе входов которого выставлена информаци  ,с группы 21 входов устройства с новым набором (набором 2) логических сигналовs Далее устройство работает аналогично, реагиру  на любое изменение уровней логических сигналов на группе 21 входов.

В случае несравнени  при очередном изменении логических сигналов на информационных входах 21 и эталонного сигнала на выходах 3.1 первого регистра 3 выход первой схемы 5 сравнени  при очеред- ,. ном импульсе на выходе 7„3 распределител  7 не будет активирован, поэтому не обнул тс  триггеры 11 и 12, вследствие чего активизируетс  второй вход элемента 14 запрета. Поэтому очередной импульс на выходе 7„1 распределител , активизирующий первый вход элемента 14 запрета, активирует счетный вход счетчика 2. Таким рбра715

аом, инкрементируетс  адрес блока 1 И на его выходах 1,3 выставл етс  значение очередного допустимого эталонного сигнала, который по импульсу на выходе 7.2 распределител  будет записан в регистр 3. Вновь по импульсу на выходе 7.3 распределител  будет активирован вход элемента И 17 и, если в;ыход первого блока 5 сравнени  йновь не активирован, следующий им- на выходе 7.1 распределител  аналогично инкрементирует содержимое сметчика 2. Такие подборы допустимых Эталонных сигналов будут продолжать- 3  до тех пор, пока не будет обнаруже совпадение допустимого эталонного сигнала с сигналами на группе 21 вхо- д|ов устройства, либо до тех пор, пока tie будут перебраны все допустимые эта 4онные сигналы.

Если будет обнаружено совпадение д дЪпустимого эталонного сигнала (напри йер, 2.1) с сигналами на группе 21 входов, что будет свидетельствовать о наличии допустимого ветвлени  вет- й щейс  последовательности, тогда по 1 мпульсу на выходе 7„3 распределител  7 будет активирован второй вход элемента И 17, первый вход которого ёудет активирован выходом первого бло Ка 5 сравнени , Поэтому обнул ютс  триггеры 11 и 12, распределитель 7 остановитс ,, В этом случае сигнал бшибки не формируетс .

На выходах 1.1 блока 1 на любом из шагов подбора допустимого эталона выставл етс  адрес очередного дл  данной ветви (например, 3.1-го) эталона и соответственно активирует- с   выход 1,2. Таким образом, при очередном изменении набора логических сигналов на информационных входах 21 устройства аналогично описанному в счетчик 2 будет записан ад- рее очередного (например 3,i-ro) эталона и так далее„

Если же будет обнаружено несовпадение допустимого эталона (например, 3,j-ro) с сигналами на группе 21 вхо- дов, что характеризуетс  установлением на выходе 3,2 регистра 3 1 по завершении всех подборов допустимых эталонов (последний эталон, например, J.j), то по импульсу на выходе 7.3 с распределител  7 вследствие того, что выход первого блока 5 сравнени  неактивирован, активируетс  выход элемента И 16 и соответственно выход

8

5 0

Q

Q ,

5

23 сигнала ошибки устройства. По первому входу активируетс  элемент ИЛИ 19 и обнул етс  триггер 10,

Работа устройства прекращаетс . Работа устройства также может быть прекращена по завершении контрол  ветв щейс  последовательности, В этом случае по адресу конечного эталона, например К, активируетс  и выход 1,4 блока посто нной пам ти. Поэтому после сравнени  конечного набора сигналов (например, набора К) на группе 21 входов устройства с конечным эталоном (например, эталоном К) при активировании выхода элемента И 17 будет активирован и выход элемента И 18, что также приведет к обнулению триггера 10, В случае же несравнени  и неактивировани  выхода блока 5 сравнени  будет аналогично описанному активирован выход 23 ошибки устройства ,

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  кодовых последовательностей, содержащее блок посто нной пам ти, счетчик, первый регистр, селектор, элемент НЕ, первый элемент К и первый элемент запрета , причем выход первого элемента запрета соединен со счетным входом счетчика, выход признака перехода адреса блока посто нной пам ти соединен с первым управл ющим входом селектора и с входом элемента НЕ, выход которого соединен с вторым управл ющим входом селектора, втора  группа информационных входов которого  вл етс  группой входов задани  номера контролируемой последовательности устройства , отличающеес  тем, что, с целью расширени  функциональных возможностей за счет контрол  последовательностей с переменным периодом и длительностью, в устройство введены второй регистр, два блока сравнени , три триггера, тактовый генератор, распределитель импульсов, одновибратор, второй и третий элементы И, второй элемент запрета и элемент ИЛИ, причем перва  группа информационных входов первого блока сравнени  соединена с первой группой информационных входов второго блока сравнени , с группой информационных входов первого регистра и  вл етс  группой входов контролируемых последовательностей устройства , втора  группа информационных входов первого блока сравнени  соединена с группой выходов второго регистра , выход которого соединен с первым информационным входом второго элемента запрета, управл ющий вход которого соединен с первым входом, второго элемента И и с выходом равенства первого блока сравнени , второй 1 информационный вход второго элемента запрета, срединен с вторым входом второго элемента И и с первым выходом распределител  импульсов, выход второго элемента запрета соединен с пер- 1 вым входом элемента ИЛИ и  вл етс  выходом ошибки устройства, выход второго элемента И соединен с входом сброса в ноль первого триггера, с входом сброса в ноль второго триггера и 2 с первым входом третьего элемента И, второй вход которого соединен с выходом признака окончани  контрол  блока посто нной пам ти, выход третьего элемента И соединен с вторым входом 2 элемента ИЛИ, выход которого соединен с синхровходом и К-входом третьего триггера, вход установки в 1 которого ,  вл етс  входом запуска устройства , выход третьего триггера соеди- 3 нен с входом запуска тактового гене- -ратора, выход которого соединен со стробирующим входом второго б/i ока

   сравнени  и с тактовым входом рас-i пр.еделител  импульсов, инверсный выхо первого триггера соединен с первым входом первого элемента И и с управл ющим входом первого элемента запрета, выход первого элемента И соединен с входом разрешени  записи счетчика, второй выход распределител  импульсов соединен с синхровходом и К-входом первого триггера и с входом разрешени  записи второго регистра, третий выход распределител  импульсов соединен с вторым входом первого элемента И и с информационным входом первого элемента запрета, втора  группа информационных входов второго блока сравнени  соединена с группой выходов первого регистра, выход неравенства второго блока сравнени  соединен с входом одновибратора, выход которого соединен с синхровходом и I-входом второго триггера и с входом разрешени  записи первого регистра, выход второго триггера соединен с входом запуска распределител  импульсов, группа выходов последующего адреса блока посто нной пам ти соединена с первой группой информационных входов селектора, группа входов эталонных сигналов блока посто нной пам ти соединена с группой информационных вхог дов второго регистра о

   20

   f Иача оныа adpsct

   /Нач.а9#с

   21 22 IB

   {лдресзта отГ)

   foWM эталона дХМресзпюланаЗ Afyef зталона к

   11

   7.3

   7.2

   7.1

   1.3

   3.1

   Эталон1 . Y JtwffH2{ УРт/к;гХ Ґ Эта/1о  зТ Этаагнк

   У Зта/ion) . Зтвлвн2l faiamii3 yrJMatoiTsJ

   . /

   tv

   17

   12

   3.2

   14

   23

   1.1

   U

   /Г

   L

   ПоОбор

   (OuiafxiT

   )(Mfleetm/Mff2Xfm У Х СлЬреСзта ана 31 У Хю еипалоив & т/Јн,ак

   JL

   /Г

   L

   ПоОбор

   (OuiafxiT