SU1120326A1 - Микропрограммное устройство управлени - Google Patents

Abstract

МИКРОПРОГРАМ-гаОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первый и второй блоки пам ти микрокоманд, первый и второй регистры микрокоманд, блок синхронизации, коммутатор адреса, триггер пуска, триггер управлени , первый и второй элементы И, причем перва  группа информационных входов коммутатора адреса  вл етс  группой входов кода команды устройства, выход коммутатора адреса соединен с адресным входом первого блока пам ти микрокоманд , выход которого соединен с информационным входом первого регистра микрокоманд, j выходов ( j 1, 2, ,,,, h -1, где п- разр дность кода адреса) немодифицируемых разр дов кода адреса следующей микрокоманды которого соединены с j информационными взводами второй группы ко о татора адреса, j информационных входов третьей группы которого соединены с выходами немодифицируемых разр дов кода адреса следук цей микрокоманды второго регистра микрокоманд, информационный вход второго регистра микрокоманд соединен с выходом второго блока пам ти микрокоманд, вход установки в 1 триггера пуска  вл етс  входом пуска устройства, выход которого соединен с входом запуска блока синхронизации , отличающеес  тем, что, с целью сокращени  оборудовани , оно содержит регистр кодов логических условий, первый и второй коммутаторы синхроимпульсов, первый и второй мультиплексоры , блок элементов И, первьй второй и третий элементы ИЛИ и коммутатор микроопераций, причем К выходов (К 1,2, m-1 , где т- разр дность кода операций) кода операции первого и второго регистров микрокоманд соединены соответственно с Ik информационными входами первой и рой групп комм -таторамикроопераций, k выходов которого  вл ютс  управл ющими выходами устройства,т-и выход коммутатора микроопераций соединен с входом установки в О, триггера пуска , первый управл ющий вход кoм ryтaтoра микроопераций соединен с входом синхронизации первого регистра микрокоманд и с выходом первого коммутатора синхроимпульсов, второй управл ющий вход коммутатора микроопераций соединен с входами синхронизации, второго регистра микрокоманд и регистра кодов логических сигналов и с выходом второго коммутатора синхроимпульсов, первьй информационный вход которого соединен с первым информационным входом первого коммутатора синхроимпульсов и с первым выходом блока синхронизации, второй выход которого соединен с вторыми информационными входами первого и второго коммутаторов синхроимпульсов, управл ющие входы которых соединены соответственно

Description

с -единичным и нулевым выходами триггера управлени , счетный вход которого соединен с выходом первого элемента И, пр мой вход которого соединен с третьим выходом блока синхронизации инверсный вход первого элемента И соединен с инверсным входом блока элемента И, с первым управл ющим входом коммутатора адреса и с первым управл ющим выходом первого регистра микрокоманд, второй управл ющий выход которого соединен с входом чтеки -записи регистракодов логических условий и с инверсным входом второго элемента И, пр мой вход которого соединен с выходом первого мультиплексора , группа управл ющих.входов которого соединена с группой выходов кода логических условий первого регистра микрокоманд и с группой .информационных входов регистра кодов логических условий, группа выходов которого соединена с группой управл ющих -входов второго мультиплексора, группа информационных входдев которого соединена с группой информационных входов первого мультиплексора k  вл етс  группой входов логических условий устройства , вьЕХод второго мультиплексора соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом модифицируемого разр да адреса следующей микрокоманды второго регистра микрокоманд, выход первого элемента ИЛИ соединен с п-м информационным входом третьей груттпы коммутатора адреса, п-ый информационизш вход второй группы которого соединен с- выходом второго элемента ИЛИ, первый вход которого соединен с зькодом модифицируемого разр да адреса следующей микрокоманды первого регистра микрокоманд, второй вход второго элемента ИЛИ соединен с вь ходом второго элемента И Ьторой управл ющий вход коммутатора а,дреса соединен с выходом третьего элемента ИЛИ, первьй и второй -входы которого соединены соответственно с m ми выходами кода операции первого и второго регистров микрокоманд, выходы модифицируемого и немодифицируемых разр дов адреса следующей микрокоманды Первого регистра микрокоманд соединен с пр мыми входами блока элементов И.

Изобретение относитс  к вычислительной технике и может быть использовано при разработке микропрограммных управл ющих устройств дл  ЗШМ и других систем.

Известно микропрограммное устройство управлени , содержащее два блока пам ти, два регистра адреса, два триггера, два элемента И и два блока проверки логических условий Г

Недостатком устройства  вл етс  большой объем оборудовани , обусловленный хранением кодов логических условий в первом и втором блоках пам ти .

Известно также микропрогра -(мное устройство управлени , содержащее первый и второй запоминающие блоки, регистр адреса, триггер, блок проверки условий первый и второй элементы И 2.

Недостатками указанного устройства  вл ютс  низкое быстродействие,

вызванное большим временем; цикла формировани  и выдачи микрокоманд, а также низка  экoнo ичнocть, обусловленна  необходимостью хранени  в обоих блоках пам ти кодов логических условий.

Наиболее близким к изобретению по технической сущности и достигаемому положительному эффекту  вл етс  микропрограммное устройство управлени , содержащее два блока пам ти микрокоманд два регистра микрокоманд, два регистра адреса, два триггера два элемента И, два коммутатора, блок синхронизации, причем выходы микроопераций первого и второго блоков па1-1 ти микрокоманд  вл ютс  nepebnt и вторьв выходами микроопераций устройства соответственно, управл кшще вькоды первого и второго блоков паt«5TH микрокоманд соединены со входами соответственно первого и второго триггеров, единичные вькоды которых соединены с первыми входами соответственно первого и второго элементов И, выходы которых соединены с управл ющими входами соответственно пер вого и второг о блоков пам ти, первьй и второй выходы блока синхронизации соединены соответственно с вторым входом первого элемента И, первым управл ющим входом первого коммутатора и вторым входом второго элемента И, nepBbiM управл ющим входом второго ком мутатора, выходы первого и второго коммутаторов соединены с первыми входами соответственно первого и второго регистров адреса, первые выходы которых соединены соответственно с входами адреса первого и второго блоков пам ти микрокоманд, выходы адреса первого и второго блоков пам ти соединен с вторьми входами соответственно первого и второго регистров адреса, вторые выходы которых соединены с информационными входами соответственно первого и второго коммутаторов , вторые управл ющие входы которых соединены с нулевыми выходами первого и второго триггеров соответственно Сз 3. Недостатками известного устройств  вл ютс  большой объем блоков пам ти и низкий коэффициент использовани  оборудовани  вследствие неэффективного размещени  в них кодов логических условий. Микрокоманды, хранимые в первом и втором блоках пам ти, содержат пол микроопераций разр дностью tn,, поле адреса разр дностью и и поле кода логических условий разр дностью m. Поскольку поле кода логических условий используетс  только в микрокомандах ветвлени , число которых Ng значительно меньше общего числа микрокоманд N,To каждьй из блоков пам ти имеет ,)m избыточных  чеZ 41 л ек, незаполненных полезной информацией . Поскольку на практике обычно выполн етс  неравенство N.2Ng , то, следовательно, существует возможность исключени  пол  кода логических условий в одном из блоков пам ти В известном устройстве возможность св зани  всех кодов логических условий в один блок пам ти и дальней шего использовани  с соответствующей принадлежностью микрокомандам из раз личных блоков пам ти не реализована Это обуславливает большую избыточность оборудовани . Избыточный объем блока пам ти ведет к увеличению затрат на производство микропрограммных устройств, так как основные затраты оборудовани  (до 90%) приход тс  на блок пам ти. Целью изобретени   вл етс  сокращение оборудовани  за счет увеличени  коэффициента использовани  пам ти микрокоманд. Указанна  цель достигаетс  тем, что в микропрограммное устройство управлени , содержащее первый и второй блоки пам ти микрокоманд, первьй и второй регистры микрокоманд, блок синхронизации, коммутатор адреса, триггер пуска, триггер управлени , первый и второй элементы И, причем перва  группа информационных входов коммутатора адреса  вл етс  группой входов кода команды устройства , выход коммутаторов адреса соединен с адресным входом первого блока пам ти, микрокоманд, выход которого соединен с информационным входом первого регистра микрокоманд, j выходов (j 1,2,...,п-1, где п - разр дность кода адреса) немодифицируемых разр дов кода адреса следующей микрокоманды которого соединены с j информационными входами второй группы коммутатора адреса, j информационных входов третьей группы которого соединень с выходами немодифицируемых разр дов кода адреса следуклцей микрокоманды второго регистра микрокоманд, информационный вход второго регистра микрокоманд соединен с выходом второго блока пам ти микрокоманд, вход установки в 1 триггера пуска  вл етс  входом пуска устройства, выход которого соединен с входом запуска блока синхронизации, введены регистр кодов логических условий, первый и второй коммутаторы синхроимпульсов, первьй и второй мультиплексоры, блок элементов И, первый, второй и третий элементы ИЛИ и коммутатор микроопераций , причем k выходов (1 1,2, т-1, где т- разр дность кода операции ) кода операции первого и второго регистров микрокоманд соединены соответственно с 1 информационными входами первой и второй групп коммутаторов микроопераций, 1 выходов которого  вл ютс  управл ющими выходами устройства, m-и выход коммутатора микроопераций соединен с входом установки в О триггера пуска, первый управл ющий вход коммутатора мик роопераций соединен с входом синхронизации первого регистра микрокоманд и с выходом первого коммутатора синх роимпульсов, второй управл ющий вход коммутатора микроопераций соединен с входами синхронизации, второго регистра микрокоманд и регистра кодов логических сигналов и с выходом второго коммутатора синхроимпульсов,, первьй информационньш вход которого соединен с первьм информационным вхо дом первого коммутатора синхроимпуль сов и с первым выходом блока синхронизации , второй выход которого соеди нен с вторьими информационными выходами первого и второго коммутаторов синхроимпульсов, управл ющие входы которых соединены соответственно с единичным и нулевым выходами триггера управлени , счетный вход которо;го соединен с выходом первого элемента И, пр мой вход которого соединен с третьим выходом блока синхронизации , инверсный Вход первого элемента И соединен с инверсным входом блока элементов И, с первым управл ющим входом коммутатора адреса и с первым управл ющим выходом первого регистра микрокоманд, второй управл ющий выход которого соединен с входом чтени -записи регистра кодов логических условий и с инверсным входом второго элемента И, пр мой вход которого соединен е выходом пер вого мультиплексора,, группа управл ющих входов которого соединена с гру пой вькодов кода логических условий первого регистра микрокоманд и с гру , -. ПОИ информационных входов регистра кодов логических условий, группа выходов которого соединена с группой управл ющих входов второго мультиплексора , группа информационных вхо дов которого соединена с группой информационных входов первого мультиплексора и  вл етс  группой входов логических условий устройства, выход второго мультиплексора соединен с первым входом первого элемента И1М, ВТО1ЮЙ вход которого соединен с выходом модифицируемого разр да адреса с;ледук цей микрокоманды второго регистра микрокоманда выход первого элемента ИЛИ соединен с гч-м информационным входом третьей грзшпь коммутатора адреса, .п-и информационньй вход второй группы которого соединен с выходом Еторого элемента ИЛИ, пер-: вый вход которого coe.ди.ea с зькодом модифицируемого разр да адреса следующей ми:крокоманды первого регистра Ф1Крококанд5 второй вход второго элемента ИЛИ соединен с выходом второго элемента И, второй управл ющий вход коммутатрра адреса соединен с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с т-ми выходами кеда операции первого и второго регистров микрокоманд, выходы модифицируемого и немодифицируемых разр дов адреса следующей микрокоманды первого регистра микрокоманд соединен с пр мыми входами блока элементов И. Сущность изобретени  состоит в повьппении экономичности и коэффициента использовани  оборудовани  устройства путем хранени  кодов логических условий в одном (первом) блоке пам ти микрокоманд, заблаговременного считывани  (за-один такт дс проверки ) кода логических условий дл  микрокоманда хран щихс  во втором блоке пам ти и введени  меток дл  микрокоманд , образ тощих короткие линейные последовательности (т,е-, последовательностИ; содержащие одну микрокоманду ), с це.пьш повторного обращени  к первому блоку пам ти. Рассмотрим сущность предлагаемого изобретени  на np.vmepe выполнени  фрагмента микропрограммы, описываемого следующей логической схемой алгоритма „..A .tЛ .... ;. -1 1-.-1 i-i-1 J 1+3 J-f-. ..S XT л. ft. i + 2 1+3 микрокомандгз,; хранимые ;,,ii-3. 3 первом блоке пам ти. , ,.с.77ГТ микрокоманды, хранимые г-1 f ь 1,113 во втором блоке пам ти, -и ( )-е лог -гческие J услови , Код логического услови  Х; , провер емого в микрокоманде А,,,, , написанный во втором блоке пам ти, хранитс  в свободном поле кода логических условий г-дакрокомакды А, записанного в кервом блоке пам ти Благоар  этовд исключаетс  поле кода логических условий во втором блоке пам ти, снижаетс  объем первого блока пам ти, не заполненный полезной нформацией; и повышаетс  козСгфициент использовани  оборудовани  устройст ва в целом. Введение регистра логических условий и обусловленных им св зей поз вол ет запоминать на один такт код логических условий дл  микрокоманды из второго блока пам ти, в котором поле логических условий отсутствует Введение коммутаторов синхроимпульсов и обусловленных ими св зей позвол ет осуществл ть перетактовку синхроимпульсов при считывании нескольких микрокоманд последовательно из первого блока пам ти. Использование группы элементов И обеспечивает управление передачей кода адреса следующей микрокоманды во второй блок пам ти. Введение первого и второго мультиплексоров , первого и второго элемента ИЛИ и обусловленных ими св зей позвол ет осуществл ть модифика цию адреса в зависимости от значени провер емого логического услови . Введение новых св зей дл  первог и второго элементов И позвол ет упр л ть подачей импульсов в триггер управлени  и передачей значени  про вер емого логического услови  от пе вого мультиплексора на второй элемент ИЛИ соответственно. Введение третьего элемента ИЛИ и обусловленных им св зей позвол ет формировать сигнал конца команды дл управлени  подачей кода очередной операци. Таким образом, введение новых эл ментов и св зей позвол ет повысить экономичность и коэффициент использовани  оборудовани  устройства за |счет группировани  информации о кодах логических условий в одном блок пам ти. На фиг. 1 представлена функциона на  схема микропрограммного устройства управлени i на фиг. 2 - функци ональна  схема коммутатора микроопе раций; на фиг. 3 - функциональна  схема блока синхронизации, на фиг. 4 и 5 - временные диаграммы работы бл ка синхронизации и микропрограммного устройства соответственно. Устройство содержит первый 1 и второй 2 блоки пам ти ьоткрокоманд, первый 3 и второй 4 регистры микрокоманд , регистр 5 кодов логических условий, коммутаторы 6 и 7 адреса микроопераций, первый 8 и второй 9 KOMf-iyTaTopb синхроимпульсов, первый 10 и второй 11 мультиплексоры, триггер 12 пуска, триггер 13 управлени , блок 14 синхронизации, блок элементов И 15, второй 16 и первый 17 элементы, второй 18, первьй 19 и третий 20 элементы ИЛИ, группу входов 21 кода команды устройства, вход 22 пуска устройства, группу входов 23 логических условий устройства , управл ющие выходы 24 устройства, выходы 25 и 26 микрооперации конца команды первого 3 и второго 4 регистров , выход 27 микрооперации кон- ца работы устройства, выходы 28, 28 и 28j генаратора 14. Коммутатор 7 микроопераций (фиг.2) содержит первый 29 и второй 30 блоки элементов И, блок элементов ИЛИ 31,.. первьй 32 и второй 33 элементы задержки . Блок 14 синхронизации (фиг. 3) содержит генератор 34 импульсов, первьй 35 и второй 36 триггеры, первьй 37, второй 38 и третий 39 элементы И. Блок 1 пам ти микрокоманд предназначен дл  хранени  адресных и операционных частей микрокоманд, всех кодов логических условий, а также меток М1 и М2, управл ющих работой устройства. Блок 2 пам ти микрокоманд пред- назначен дл  хранени  адресных и операционных частей микрокоманд, а регистры 3 и 4 микрокоманд - дл  записи и хранени  микрокоманд, считываемых из блоков 1 и 2 пам ти соответственно . Регистр 3 содержит поле 3 , в котором записьшаетс  адрес следующей микрокоманды из блока 2 или 1 пам ти, поле 32, где содержитс  код операционной части микрокоманды, поле 3, в котором наход тс  коды логических условий, поле 3, которое содержит метку Ml, равную единице, если в поле 3-, записан код логических условий дл  микрокоманд, хранимых во втором блоке 2 пам ти микрокоманд, поле 3g , которое содержит метку М2, равную единице, если следующа  микрокоманда считываетс  из первого блока 1 пам ти микрокоманд. Регистр 4 содержит поле 4, в котором записываетс  операционна  часть микрокоманды, и поле 4д,в котором задаетс  адрес следующей микрокоманды из блока 1 пам ти.

Регистр 5 логических условий предназначен дл  считывани  на один такт по метке Ml кода логических услов  й из блока 1 пам ти.

Коммутатор 6 предназначен дл  передачи в устройство кода операции с входа 21 или адреса очередной микрокоманды из блока 2 или 1 пам ти,,

Коммутатор 7 служит дл  управлени  вьщачей устройством кодов микроопераций , поступающих из блока 1 или 2 пам ти, и осуществл ет вьщачу сигналов микрооперацийi проход щих через блоки элементов И 29 и 30 и блок элемештов ИЛИ в соответствие с синхроимпульсами , поступающими с выходов коммутаторов 8 и 9.

Элементы задержки предназначены дл  задержки синхроимпульсов на врем  занесени  информации в регистры 3 и 4, а коммутаторы 8 и 9 - дл  перекоммутации синхронизирующих импульсов , считывающих микрокоманды из блока 1 или 2 пам ти при необходимости повторного обращени  к первому блоку 1 пам ти микрокоманд.

Мультиплексоры 1Ои 11 служат дл  вьщелени  значений логических условий , поступающих на группу входов 23 устройства, в соответствии с кодом логических условий, поступающим на управл ющие входы мультиплексоров с выхода пол  логических условий 3 дл  мультиплексора 10 или с выхода регистра 5 логических условий дл  мультиплексора 11.

Мультиплексоры 10 и 11 реализуют логические функции следующего вида:

.,.Я.хДс...сС. .о г з- п-где значени  i-го логического

услови -,

at-- значени  j-ro разр да двоичного кода номера логического услови , . ( J - число логи-чес

ких условий)о

Триггер 12 служит дл  управлени  пуском и остановом устройства, а триггер 13 - дл  формировани  сигналов , управл ющих работой коммутаторов 8 :  9.

Блох 14 (фиг. 3) синхронизирует р&боту устройства по тактовым импульсам f Jr Г с выходов 28, 28,g, j28. соответственно.

На триггерах 35 и 36 собран двухразр дный счетчик, который управачет

0326 0

элементами И 37-39. Триггеры 35 и 36 срабатьвают по заднему фронту импульса. Импульсы последовательно по вл ютс  из, выходах генератора.

Группа элементов И 15 предназначена дл  управлени  поступлением адреса следующей микрокоманды в блок 2 пам ти из блока 1 пам ти { регистра 3)„ Элемент И 16 служит дл  управлени  передачей значений логических условий, поступающих с выхода -г/льтиплексора tO в соответствии со значением метки Ml , а элемент И 17 - дл  осуществлени  перетактовки триггера 13 по управл ющей метке М2,

Элемент ИЛИ 18 предназначен дл  модификации младшего адресного разр да в микрокоманде ветвлени , из блойа 1 пам ти, элемент ИЛИ 19 Q модификации аналогичного разр да в микрокоманде ветвлени  из блока 2 пам ти, а. элемент ИЛИ 20 - дл  формировани  сигнала Конец команды.

Устройство работает следующим 5 образом,

В исходном состо нии все элементы пам ти обнулены. При этом триггер 13, а также один из триггеров, формирующих сигналь; на выходах 25 или 26 регистров 3 и 4, дложны быть в единичном состо нии о С входа 21 на коммзтатор 6 поступает код операции (начальный адрес микрокоманды). После прихода, сигнала Пуск - с входа 22 триггер 12 разрешает работу генера гора 14, Тогда тактовый импульс ц через коммз.Т.атор S поступает ка синхровход регистра 3 микрокоманд и разрешает считывание первой микрокоманда; из блока I пам ти После этого адрес следующей микрокоманды из блока 2 поступает на входы блока элементов И 15. При разрешающем сигнале на их втором входе адрес поступает на вход блока 2 пам ти. По управллющег гз импульсу f триггер 13 ycтaнaвJтавaeтc  в нулевое положение. По следующему за ним импульсу -Т, 5 который через коммутатор 9 поступав на. синхровход ре гкстра 4 р/шкрокоманд., происходит считывание следуюш;ей микрокоманды.,

Затек вновь по вл етс  синхрош пус и® вьш:оде 282 (фиг. 5), который устанавливаем триггер 13 в 5 едикичное состо ние. Следующий за иш.{ синхроимпульс проходит че .рез коммутатор 8 и заносит в регистр 3 очередную микрокоманду кз блока 1 пам ти в соответствии с адресом, поступающим из пол  4„ регистра 4 через коммутатор 6. Далее работа устрочст|ва продолжаетс  аналогичным образом. Выдача микрооперационных частей на вькоды 24 осуществл етс  регисто .ми 3 и 4 в соответствии с управл ющими сигналами от коммутаторов 8 и 9. Если в процессе ньшолнени  микропрограммы необходимо дважды обратитьс  к блоку 1 пам ти, то в поле 3, считываетс  метка М2 1, Тогда адрес следующей микрокоманда из пол  3 по разрешающему сигналу, подава емому с пол  3g регистра 3 микрокоманд , поступает на вход блока 1 пам ти . Поскольку по импульсу fj три гер 13 своего состо ни  (нулевого) не измен ет (элемент И 17 закрыт), то по следующему за ним импульсу происходит считьшание микрокоманды в регистр 3 из блока 1 пам ти. При необходимости реализации микрокоманды ветвлени  из блока 1 пам ти код номеров провер емых логических условий с пол  3 регистра 3 пос тупает на первые входы мультиплексора 10, на вторые его входы 23 поступает код значений логических условий после чего по разрешающему нулевому сигналу метки Ml с пол  3. регистра 3 на элементе ИЛИ 18 происходит м дификаци  младшего разр да адреса сл дующей микрокоманды. В этой микрокоманде в младшем р.аз р де адреса записан нуль и, если логическое условие равно единице, в младшем разр де исполнительного адре са также формируетс  единица. При реализации микрокоманды ветвлени  из блока 1 пам ти код номеров провер емых логических условий задаетс  в формате предыдущей микрокоман ды из блока 1 пам ти. На входы 23 мультиплексора 11 подаетс  код логических условий. По тактовому импуль су Г (или 1Г) из блока 2 пам ти счихъшаетс  очередна  микрокоманда. В регистр 5 по единичному значению мет ки Ml очередным тактовым импульсом ti ( С) заноситс  код провер емых логических условий, после чего он поступает на управл ющий вход мультиплексора 11. Сигнал с выхода мультиплексора 11 на элементе ИЛИ 19 модифицирует младший разр д адреса очередной микрокоманды, котора  записываетс  в регистр 4 по тому же тактовому импульсу . При необходимости реализации нескольких микроконмад ветвелени  из блока 1 пам ти, метка М2 с пол  Зг- блокирует через элемент И 17 триггер 13 и входа блока 2 пам ти, разреша  при этом поступление адреса очередной микрокоманды с выхода пол  3 регистра микрокоманд через коммутатор 6 на вход блока 1 пам ти. По тактовым импульсамL исХ считы ваютс  микрокоманды из блока 1 пам ти до тех пор, пока метка М2 не разблокирует триггер 13, после чего устройство функционирует как описано выше. Обнуление содержимого регистра 5 происходит в случае отсутстви  метки М1 очередным тактовым и шульсом. Это происходит вследствие того, что при подаче нулевого сигнала rta .Vвход регистра блокируетс  подача информации на D-ВХОДЫ и очередным импульсом в триггер регистра 5 записываетс  нулевой код. Переход к выполнению очередного кода операции осуществл е тс  после по влени  сигналов на одном из выходов 25 или 26. По этой микрооперации элемент ИЛИ 20 разрешает прохождение кода операции через коммутатор 6. Дл  того, чтобы не фиксировать микрооперацию конца команды за определенным блоком пам ти, при считывании последней микрокоманды микропрограммы из блока 1 пам ти в поле 3 записываетс  единица, по которой осуществл етс  перетактовка работы устройства. По окончании работы с выхода 27 на R-вход триггера 12 поступает сигнал конца работы, блокирующий генератор 14. Таким образом, в предлагаемом устройстве за счет увеличени  коэффициента использовани  пам ти микрокоманд уменьшаетс  объем оборудовани  по сравнению с известным устрой-ством .

Фиг.2

5 J7

28.r

Claims (1)

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманд, первый и второй регистры микрокоманд, блок синхронизации, коммутатор адреса, триггер пуска, триггер управления, первый и второй элементы И, причем первая группа информационных входов коммутатора адреса является группой входов кода команды устройства, выход коммутатора адреса соединен с адресным входом первого блока памяти микрокоманд, выход которого соединен с информационным входом первого регистра микрокоманд, j выходов ( j = 1, .2, ..., h -1, где η - разрядность кода адреса) немодифицируемых разрядов кода адреса следующей микрокоманды которого соединены с j информационными входами второй группы коммутатора адреса, j информационных входов третьей группы которого соединены с выходами немодифицируемых разрядов кода адреса следующей микрокоманды второго регистра микрокоманд, информационный вход второго регистра микрокоманд соединен с выходом второго блока памяти микрокоманд, вход установки в Г^{1 2 3} триггера пуска является входом пуска устройства, выход которого соединен с входом запуска блока синхронизации, отличающееся тем, что, с целью сокращения оборудования, оно содержит регистр кодов логических условий, первый и второй коммутаторы синхроимпульсов, первый и второй мультиплексоры, блок элементов И, первый второй и третий элементы ИЛИ и коммутатор микроопераций, причем К выходов (К = 1,2, т-1, где т- разрядность кода операций) кода операции, первого и второго регистров микрокоманд соединены соответственно с к информационными входами первой и второй групп коммутатора'микроопераций, к выходов которого являются управляющими выходами устройства,т'-й выход (коммутатора микроопераций соединен с входом установки в 0. триггера пуска, первый управляющий вход коммутатора микроопераций соединен с входом синхронизации первого регистра микрокоманд и с выходом первого коммутатора синхроимпульсов, второй управляющий вход коммутатора микроопераций соединен с входами синхронизации, второго регистра микрокоманд и регистра кодов логических сигналов и с выходом второго коммутатора синхроимпульсов, первый информационный вход которого соединен с первым информационным входом первого коммутатора синхроимпульсов и с первым выходом блока синхронизации, второй выход которого соединен с вторыми информационными входами первого и второго коммутаторов синхроимпульсов,' управляющие входы которых соединены соответственно „„ SU ,,, 1120326 с единичным и нулевым выходами триггера управления, счетный вход которого соединен с выходом первого элемента И, прямой вход которого соединен с третьим выходом блока синхронизации, инверсный вход первого элемента И соединен с инверсным входом блока элемента И, с первым управляющим входом коммутатора адреса и с первым управляющим выходом первого регистра микрокоманд, второй управляющий выход которого соединен с входом чтения-записи регистра'кодов логических условий и с инверсным входом второго элемента И, прямой вход которого соединен .с выходом первого мультиплексора, группа управляющих.входов которого соединена с группой выходов кода логических условий первого регистра микрокоманд и с группой .информационных входов регистра кодов логических условий, группа выходов которого соединена с группой управляющих входов второго мультиплексора, группа информационных входов которого соединена с группой информационных входов первого мультиплексора й является группой входов логических условий - уст ройства, выход второго мультиплексора соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом модифицируемого разряда адреса следующей микрокоманды второго регистра микрокоманд, вьеход первого элемента ИЛИ соединен с р-м информационным входом третьей группы коммутатора адреса, n-ый информационный вход второй группы которого соединен с- выходом второго элемента ИЛИ, первый вход которого соединен с выходом модифицируемого разряда адреса следующей микрокоманды первого регистра микрокоманд, второй вход второго элемента ИЛИ соединен с выходом второго элемента ^второй управляющий вход коммутатора адреса соединен с выходом третьего элемента ИЛИ, первый и второй вхо^ды которого соединены соответственно с tn ~ми вьгходами кода операции первого и второго регистров микрокоманд, выходы модифицируемого и немодифицируемых разрядов адреса следующей микрокоманды первого регистра микрокоманд соединен с прямыми входами блока элементов И.

   ί