чика цикла выравнивани , и элемент И, выход блока контрол подключен к вход управлени входного коммутатора. На чертеже изображена структурна электрическа схема предложенного уст ройства. Устройство содержит элементы 1 и 2 задержки, выходы которых подключены соответственно к первым входам выход- ного коммутатора 3 и блока 4 контрол, выход которого подключен к третьему входу выходного коммутатора 3, а через ключи 5 и 6, к первому входу элементов 1 и 2 задержки, к вторым входам которых подключены входы входного ком мутатора 7, выход которого подключен к третьим входам элементов 1 и 2 задержки через последовательно соединенные коммутатор 8; первый регистр 9 сдвига, выход которого соединен с вто рым входом коммутатора 8; элемент НЕТЭКВИВАЛЕНТНОСТЬ 10; элемент 11 запрета и второй регистр 12 сдвига, выход которого подключён к второму входу элемента НЕТ-ЭКВИВАЛЕНТНОСТЬ 10, к третье му входу которого подключен выход выходного коммутатора 3, при этом задающий генератор 13 подключен к входу управлени элементов 1 и 2 задержки, к второму входу второго регистра 12 сдвига и третьему входу коммутатора 8 непосредственно, и к вторым входам ключей 5 и 6 через последовательно соединенные счетчик 14 цикла выравнивани , второй выход которого соединен соответственно с вторым и первым входами элемента 11 запрета и элемента И 15; триггер 16 управлени , к второму° входу которого подключен выход элемента 11 запрета, а к третьему входу третий выход счетчика 14, и элемент И 15, выход блока контрол 4 подключен к входу управлени входного коммутатора .7 . Каждый элемент 1 и 2 задержки содержит коммутатор 17,регистр 18 сдвига , элемент И 19, коммутатор 20, регистр 21 сдвига, триггер 22 с раздельными входами, управл емый Д-триггер 23 и триггер 24 с раздельными вхсэдами Устройство работает следующим образом . В начальный момент работы элементы 1 и 2 задержки устанавливают в положение , соответствующее значению задержки , равному .к или TiK -двоичных разр дов, где максимальный временной сдвиг одного канала относительно другого. Допустим, единичный потенциал на выходе блока 4 соответствует выбору сигнала данных, поступающих с второго входа устройства на элемент 1 задержки . Тогда входной коммутатор 7 пропускает на первый вход коммутатора 8 сигнал данных с первого входа устройства, а выходной коммутатор 3 пропускает на выход устройства сигнал данных второх о входа устройства, прошедший через элймент 1. Сигнал данных первого входа устройства стробируетс импульсами ч стоты f, длительностью Т (где ).Логическое значение сигнала данных в момент стробировани проходит через коммутаторы 7,8 и 17 и записываетс в регистры 9 и 18 сдвига. Триггер 24 с раздельными входами устанавливаетс в единичное (исходное состо ние от импульса частоты f, поступающего на единичный вход. В управл емый Д-триггер 23 производитс перепись с триггера 22 предварНтельно записанного в него предыдущего единичного элемента, и одновременно установка триггера 22 в нулевое (исходное ) состо ние. Регистры 12 и 21 в это врем наход тс в режиме хране- ни . Регистр 12 сдвига в исходном со то нии выравнивани заполнен нул ми. После окончани режима записи регист-г ров 9 и 18 сдвигов наступает режим рециркул ции регистров 12, 9,18и 21. В начальный момент времени в регистрах 21 хранитс 2т|К -разр дное двоичное слово с единицей в пК -ом разр де. На выходах элементов 1 и 2 с часто -, той fi по вл етс логическое значениф пК -го разр да, а на втором входе элемента НЕТ-ЭКВИВАЛЕНТНОСТЬ 10 nortfческое значение -пК-го разр да злемен- та 1 на все врем режима рециркул ци. Элемент НЕТ-ЭКВИВАЛЕНТНОСТЬ 10 р4ализует переключательную функцию j jslTjCxixz-t-XiXj), де X,-логическое значение первого хода, Xj - логическое значение второго хода, X.J - логическое значение входа правлени . Таким образом, элемент НЕТ-ЭКВИВА- ЕНТНОСТЬ 10 производит операцию оразр дного сравнени двоичного слоа регистра 9 с логическим значением ыхода устройства и, одновременно,опеацию поразр дного логического умноени результата сравнени с содержи ым регистра 12. На вход- элемента 11 подаетс инерсное значение сигнала с выхода элеента НЕТ-ЭКВИВАЛЕНТНОСТЬ Ю.СчеТик 14 задает количество последовательых операций сравнени и логического множени , по результатам которых выноитс решение о временном рассогласоании сигнала данных первого и второо входов устройства. Допустим цикл выбран равным N перидам частоты J1, тогда на (N-2)-ом пеиоде частоты jj , на втором выходе екодера счетчика 14 по витс импульс длительностью , равной периоду часто ты -fi , который поступает на нулевой вход триггера 16 управлени с раздельными входами и устанавливает его в исходное (нулевое) состо ние. На (N -1)-ом периоде частоты f на третьем выходе декодера счетчика 14 по витс импульс/ который поступает на вход управлени триггера 16 и разрешает на все врем (N -1)-и рециркул ции установку триггера 16 сигналом инверс ного значени с выхода элемента 11,пос тупающего на единичный вход триггера 1 После окончани (N-1)-го периода , рециркул ции в регистре 12 будет находитьс двоичное 2 разр дное слово, заполненное единицами, за исключением К соседних разр дов, заполненных нул ми . Эти К соседних разр дов однознач но определ ют место в элементах 1 и 2 задержки, в котором находитс единичный элемент сигнала данных первого и второго входов, совпадающий с единичным элементом, считываемым с выходов элементов 1 и 2 и поступающим на выход устройства. На N -ом периоде час/тоты j на первом выходе декодера счет чика 14 по витс импульс с длительностью , равной периоду частоты fi , который поступает на вход управлени эле мента 14 и на вход элемента И 15. В результате на все врем fT -го периода рециркул ции на выходе элемента 11 устанавливаетс нулевое значение, регистр 12 заполн етс нул ми и одновременно двоичное слово, хранившеес в регистре 12 и характеризующее величину задержки, поступает на вход ввода величины элемента 2 задержки. Одновременно логическое значение выхода триггера 16 через элемент И 15 и ключи 4 (5) поступает на вход управлени ввода величины задержки в элементах 1 и 2. В случае единичного потенциала на выходе триггера 16 коммутатор 20 элементов 1 и 2 пропускает на вход регист ра 21 в режиме рециркул ции двоичное слово величины задержки сигнала данных первого и второго входов устройства . В случае нулевого потенциала на выходе триггера -16 управлени коммутатор 20 пропускает на вход регистра 21 в режиме рециркул ции сигнал с выхода регистра 21 и, таким образом,сохран етс прежнее значение величины задержки элементов 1 и 2. На третий вход элементов I и 2 пот;, даетс с выхода регистра 12 инверсный сигнал, таким образом, регистр 21 хранит двоичное 2п.К -разр дное слово,заполненное нул ми за исключением К ср. седних разр дов, заполненных единица ми. С помощью триггера 24 с раздельными входами производитс считывание в режиме рециркул ции единичного элеме та в регистре 18 с номером разр да, совпадающим с номером первой правой единицы ( из К единиц) в регистре 21 Логическое значение единичного элемечта , считанного с регистра 18 сдвига, через элемент И 19 записываетс в триггер 22 с раздельными входами, выполни-юцего функции промежуточной пам ти. Очередным импульсом частоты J длительностью Т. производитс запись сигнала на выходе триггера 22 в Д-триггер 23, установка триггеров 22 и 24 i исходное состо ние, перевод регистров 21 и 12 в режим хранени , перевод KOI мутатора 17 с регистром 18 и коммутатора 8 с регистром 19 s режим записи очередного единичного элемента сигнала данных первого и второго входов устройства . Допустим п 7,5,, В 1200 5оа, где суммарна нестабильность частоты задающего генератора и генератора на передающей стороне В - скорость передачи информации.. Тогда емкость регистров 12, 9, 18, и 21 равна 2-7-3 42 (разр да), где Р В 1200 Гц. j, F 1200-5 b600r4, (2TMi. 1-1V1200а()-(5(800гц . Вследствие нестабильности ьЧ с учетом двух параллельных каналов, через М единичных элементов, где гк1-ач - IT (элементов) будет происходить флюктуаци значащих, моментов сигнала данных первого входа и второго входа устрой ;тва на -Ь. величину .. С учетом этого выбираетс К «М например N 15. Веро тность ложного выравнивани при этом будет равна Р(0,5Г СО,5)5гб-Ю . е. по существу равна нулю. Тогда возможна погрешность выравивани при переключении из-за возможого отставани определени величины адержки вследствие суглмарной нестаильности и возможности ошибок в сигале данных параллельных каналов ке удет превышать величины . При еЗ, это эквивалентно 33% от Тд. Учитыва наличие системы синхрониации дискретной информации в приемике информации с Исправл ющей cnocoie|остью , равной 48%, можно утверждать.,; то уже при , возможно переключение