SU1381512A1 - Логический анализатор - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при наладке сложных цифровых устройств. Целью изобретени   вл етс  повьппение эффективности использовани  оборудовани . Отличительной особенностью логического анализатора  вл етс  то, что он обеспечивает регистрацию входных сигналов не по каждому тактовому импульсу, а лишь по тем тактам, во врем  которых происходит изменение сигнала хот  бы на одном информационном входе, что позвол ет значительно повысить глубину регистрации. При этом отсчеты времени , определ ющие такты, на которых происходило изменение информационных сигналов, запоминаютс  в том же блоке пам ти, что и сами слова состо ний , что повышает эффективность ис пользовани  оборудовани . ф-лы, 3 ил. 1 з.п.

Description

со

00

ел ьо

1

Изобретение относитс  к вычислительной технике и может быть использовано в составе приставок-адаптеров к логическим анализаторам либо в качестве независимого логического анализатора временных диаграмм при наладке сложных 1Ц1фровых устройств и систем.

Целью изобретени   вл етс  повышение эффективности использовани  оборудовани ,

На фиг.1 представлена функциональна  схема предлагаемого анализатора; на фиг,2 - принципиальна  схема формировател  управл ющих сигналов; на фиг.З - временные диаграммы сигналов , по сн ющие работу анализатора.

Логический анализатор содержит группу информационных входов 1.1-1.N тактовый генератор 2, элемент 3 задержки , N групп 4.I-4.N по два последовательно соединенных D-триггера, коммутатор 5, блок 6 сравнени , формирователь 7 управл ющих сигналов, первый элемент И-НЕ 8, счетчик 9 тактов , второй и третий элементы И-НЕ 10, II, элемент НЕ 12. Позици ми 13- 17 обозначены входы и выхода блока 6 сравнени  и формировател  7 управл ющих сигналов, 18 - группа информационных выходов анализатора. 19 - дополнительный информационный выход анализатора, 20 - тактовый выход анализатора. На фиг.1 показаны также запоминающее устройство и адресный счетчик внешнего регистратора (при работе логического анализатора в качестве приставки-адаптера). При работе в качестве независимого логического анализатора эти узлы  вл ютс  ег.о составной частью.

Формирователь 7 управл юг91Х сигналов (фиг.2) содержит два D-триггера 21, 22, элемент НЕ 23 и два элемента И-НЕ 24, 25.

13

Анализатор работает следующим образом.

По первой цепи тактировани  импульсы генератора 2 через элемент 3 задержки подаютс  на синхровходы первых D-триггеров группы 4 всех каналов регистрации, В моменты поступле- ни  эти импульсы обеспечивают запись в первые В-триггары групп 4,1-4,N текущих состо ний сигналов на информационных входах I анализатора. Элемент 3 задержки обеспечивает выравнивание задержек тактовых импуль

, 10

15

20

Q 815122

сов, подаваемых на D-триггеры по первой и второй цеп м тактировани .

По второй цепи тактировани  импульсы тактового генератора 2 через элементы И-НЕ 8 и 10 поступают на тактирование вторых 1)-триггеров групп 4.1-4.N и коммутатора 5 с пам тью каналов регистрации. Однако прохождение тактовых импульсов пр этой цепи возможно только в том случае, если на второй вход элемента И-НЕ 8 подан положительный уровень по цепи 17 е выхода формировател  7. Если при этом управл ющий сигнал формировател  7, поступаюпшй по цепи 1Ь (положительный уровень) через элемент И-НЕ 11 на выбор направлени  работы коммутатора 5, разрешает ввод данных с первой группы входов, которые подключены к выходам соответствующих П- триггеров, то последовательно включенные одноименные D-триггеры и соответствующий канал коммутатора 5 с па25 м тью будут работать как единые канальные регистры сдвига.

По тактовым импульсам Т1 (фиг,За) поступающие на входы 1 сигналы (фиг.Зб) записываютс  сначала в первый разр д регистра (Тг 1, фиг.Зв), затем по тактовым импульсам Т2 последовательно переписываютс  в D-триг- гер Тг 2 (фиг. Зг) , в пам ть коммутатора 5 (фиг,3ж) и с выходов коммутатора 5 поступают на информационные ВЬРСОДЫ

35 анализатора. Одновременно тактовый импульс Т2 с выхода элемента И-НЕ ,10 через элемент НЕ 12 подаетс  на тактовый выход анализатора.

I 40 По инвертированному импульсу

t2 данные с выходов коммутатора 5 записываютс  в запоминающее устройство внешнего регистратора, а задний (положительный ) фронт этого импульса 45 обеспечивает приращение содержимого адресного счетчика внешнего регистратора , формиру  тем самым адрес новой  чейки дл  записи следующего слова состо ни .

Такой режим устанавливаетс  и поддерживаетс , пока мен ютс  состо ни  сигналов на входах 1 анализатора.

Отслеживание изменений состо ний сигналов на входах 1 всех каналов регистр ации производитс  блоком 6 сравнени , в которой дл  каждого канала обеспечиваетс  сравнение состо ни  вновь восприн того входного сигнала на выходе D-триггера Тг 1 с сос30

55

то нием того же сигнала на выходе D-триггера Тг 2, восприн того в предыдущем такте регистрации.

На выходе блока 6 устанавливаетс  положительный уровень, если хот  бы по одному из каналов регистрации произошло изменение состо ни  входного сигнала. же по очередному тактовому импульсу Т1 ни один из входных сигналов не изменил своего состо ни  на выходе блока 6 сравнени  устанавливаетс  нулевой уровень. Тот или иной уровень на выходе блока 6 устанавливаетс  на целый период тактовой частоты и затем сохран етс  на следующий период или мен етс  в зависимости от результатов сравнени  вновь

поступивших сигналов с прин тыми ОДМ

ним тактом ранее (см. фиг.Зд).

Выходной сигнал блока 6 сравнени  по цепи 13 подаетс  на вход формировател  7 управл ющих сигналов, который по цепи 14 синхронизируетс  тактовыми импульсами Т1 генератора 2. Формирователь 7 управл юпшх сигналов представл ет собой формирователь однократного импульса, с которого снимаютс  дополнительные сигналы управлени  анализатором. Однократный импульс формируетс  по положительному фронту входного сигнала, причем дл  лучшего согласовани  временных характеристик управл юршх и информационных сигналов схемы тактирование формировател  7 производитс  со сдвигом по фазе относительно основной серии импульсов Т1. Этот сдвиг обеспечиваетс  включением элемента НЕ 23 в цепь тактировани  триггеров 21 и 22 формировател  7 (фиг.Зи, такт ТФ).

С формировател  7 снимаютс  следующие управл ющие сигналы.

По цепи 15 снимаетс  выходной сигнал первого триггера 21 схемы одно кратности, который с учетом сдвига по тактированию повтор ет входной сигнал формировател  7 (выходной сигнал блока 6 сравнени , фиг.Зд, к). Этот сигнал подаетс  на вход разрешени  счетчика 9. Положительный уровень этого сигнала устанавливает счетчик 9 в исходное состо ние (нулевое или единичное в зависимости от условий восстановлени  формы временных диаграмм) и запрещает счет тактовых импульсов TI, которые посто нно подаютс  на счетчик. Отрицатель0

д

5

ный уровень этого сигнала разрешает счет тактовых импульсов Т1 .

По цепи 16 снимаетс  однократный сигнал длительностью в один период тактовой частоты, который формируетс  по положительному фронту входного сигнала формировател  7 (фиг.3м). Соответствующее изменение выходного сигнала блока 6 указывает на то, что период неизмен емых состо ний входных сигналов анализатора, который характеризуетс  нулевым уровнем на выходе блока 6, закончилс  и что, по крайней мере, один из них изменил свое состо ние. Этот сигнал через элемент И-НЕ 11 подаетс  на управление коммутатором 5 и переключает ввод данных в пам ть коммутатора с первых входов, роторые св заны с выходами D-триггеров Тг 2 на вторые, которые подключены к выходам разр дов счетчика 9. Кроме того, этот же сигнал (единичный уровень с выхода элемента И-НЕ 11) подаетс  на дополнительный информационный выход анализатора .

По цепи 17 снимаетс  сигнал, который свидетельствует о длительном (более двух тактов) периоде времени, в течение которого- входные состо ни  сигналов по всем каналам регистрации сохран ютс  неизменными. Этот сигнал (отрицательный уровень, фиг.Зн) подаетс  на второй вход элемента И-НЕ 5 8 и запрещает прохождение импульсов Т2 через элемент И-НЕ 10 во вторую цепь тактировани  - на D-триггер Тг 2, коммутатор 5 и тактовый выход анализатора. Однако последний импульс серии Т2 успевает перебросить в пам ть коммутатора 5 и затем записать в запоминающем устройстве внешнего регистратора то слово состо ни  входных сигналов, которое по результатам сравнени  оказываетс  стабильным , по крайней мере, в течение двух последовательных .тактов регистрации. То же слово состо ни  сохран етс  и в О-триггерах Тг 2 после прекращени  тактовой серии импульсов Т2 (так

0

0

5

0

5

называемое старое слово состо ни , фиг.Зг).

В первую цепь тактировани  импульсы Т Г поступают непрерывно, поэтому после каждого такта Т1 на выходах D-тритров Тг 1 либо по вл етс  новое слово состо ни  входных сигналов, либо подтверждаютс  старые уровни.

5138

По результатам сравнени  этих уровней со старым словом состо ни  входных сигналов, которое хранитс  в D-триг- герах Тг 2, формирователь 7 выраВаты- ва-ет управл ющие сигналы.

Таким образом, рассмотренный выше режим регистрации, при котором на все разр ды канальных регистров сдвига подаютс  согласованные тактовые импульсы Т1, Т2, соответствует услови м , при которых состо ни  входных сигналов анализатора измен ютс  в каждом такте регистрации, и эти изменени  воспринимаютс  блоком 6 сравнени  (входные состо ни  1-3 на фиг.Зб). В этом режиме разрегаено прохождение тактовых импульсов Т2 через элементы И-НЕ 8, 10, счетчик 9 установлен в исходное состо ние и не ра- ботает, запись данных в пам ть коммутатора 5 производитс  по его первым входам и при регистрации слов состо ний во внешнем регистраторе на дополнительном информационном вы- ходе анализатора присутствует нулевой сигнал.

Как только блок 6 сравнени  зафиксирует стабильность состо ний входных сигналов в течение хот  бы двух по- следовательных тактовых периодов, на его выходе устанавливаетс  нулевой уровень (фиг.Зд), который отрабатываетс  формирователем. При этом на выходе- триггера 21 формировател  7 (фиг.Зк), по очередному такту ТФ также устанавливаетс  нулевой уровень, который подаетс  на счетчик 9 и разрешает ему вести счет тактовых импульсов Т1. Это разрешение остаетс  в силе все врем , пока по цепи 15 поступает нулевой уровень, т.е. пока стабильность состо ний входных сигналов обеспечивает сохранение нулевого уровн  на выходе блока 6 сравнени  (на входе формировател ).

В следующем такте ТФ нулевой уровень устанавливаетс  также на выходе триггера 22 формировател  7 (фиг.3л), и если период стабильности состо ний входных сигналов продолжаетс  более чем два периода тактовой частоты, оба триггера 21 и 22 формировател  7 оказываютс  в выключенном состо нии, по цепи 17 (фиг.Зн) с выхода формировател  7 нулевой уровень поступает на второй вход элемента И-НЕ 8 и запрещает прохождение через него импульсов Т2 во вторую цепь тактирова26

ни . Последний импульс этой серии успевает продвинуть в пам ть коммутатора 5, а затем и на информационные выходы то слово состо ни  входных сигналов, стабильность которого отметил блок 6. Последний импульс Т2 проходит через элемент И-НЕ 8 в то врем , когда триггер 21 уже находитс  в нулевом состо нии, а триггер 22 - еще в единичном (фиг.3 к, л, е, ж, 3 - запись 4-го и 6-го состо ний входных сигналов).

Если стабильность состо ний входных сигналов сохран етс  больше двух тактовых периодов (фиг.Зб, входное состо ние 6), поступление тактовых импульсов серии Т2 прекращаетс , D-триггеры Тг 2 сохран ют неизменным записанные в них старые уровни входных сигналов. Блок 6 сравнени  сравнивает их с посто нно обновл ющимис  входными данными на выходах D-триггеров Тг 1 (тактовые импульсы Т1 на D-триггеры Тг I поступают непрерывно ) , и пока вновь воспринимаемые слова состо ний входных сигналов не отличаютс  от старого слова, описанное состо ние схемы не мен етс .

Однако как только блок 6 вы вит изменение состо ни  хот  бы одного из входных сигналов, на его выходе по вл етс  единичный уровень. Восприн в его со сдвигом по фазе, формирователь 7 по цепи 15 (фиг.Эк) запрещает работу счетчика 9 и по цепи 17 ,(фиг.З к, д) разрешает прохождение тактовых импульсов Т2 черед элементы И-НЕ 8, 10 во вторую цепь тактировани .

По вление тактовых импульсов сери Т2 восстанавливает услови  продвижени  от входов 1 анализатора через D-триггеры групп 4 к информахщонным выходам анализатора. Однако в момент по влени  первого после сн ти  запрета с элемента И-НЕ 8 тактового импульса Т2 на выходе формировател  7 (цепь 16, фиг.3м) по вл етс  однократный отрицательный импульс, который через элемент И-НЕ 11 поступает на переключение направлени  коммута- тора 5 и одновременно (единичным уровнем) - на дополнительный информационный выход анализатора.

По первому тактовому импульсу 12 вновь восприн тые данные с выходов П-триггеров Тг I перенос тс  в D71

триггеры Тг 2, при этом хранившеес  в D-триггерах Тг 2 старее слово состо ни  тер етс , так как в это врем  ввод данных в пам ть коммутатора 5 разрешаетс  не с первых, а с вторых входов, которые подключены к выходам разр дов счетчика 9, В результате по первому после перерыва тактовому импульсу Т2 в пам ть комму татора 5, а затем и в запоминающее устройство внешнего регистратора записываетс  накопленное к этому времени содержимое счетчика 9, причем одновременно в /(ополнительный (N+ +1)-й каиал запоминающего устройства записываетс  единичный признак, указывающий на то, что данна   чейка хранит отсчет времени, а не слово состо ни  входных сигналов.

Потер  старого слова состо ни  при считывании его с выходов П-триг- геров не имеет значени , так как оно уже записано в запоминающем устройст ве.

Очередное слово состо ни  с выходов D-триггеров Тг 2 через первые входы коммутатора 5 записываетс  в его пам ть, а затем и в запоминающее устройство, причем эта запись сопровождаетс  введением нулевого признака в дополнительный (Ы+1)-й канал регистрации этого устройства.

Если входные уровни остаютс  стабильными только в течение двух последовательных периодов тактовой час тоты (фиг.Зб, входное сос то ние 4), работа устройства не мен етс , так как уровень запрета прохождени  тактов Т2 через элемент И-Ш1 8 не успевает сформироватьс , прерывание так- товой серии Т2 не производитс . В этом случае стабильные в течение двух последовательных тактов состо ни  входных сигналов (состо ние 4, фиг.Зб) записываютс  в пам ть комму- татора 5, а затем в запоминающее устройство внешнего регистратора по такту Т2 описанным вьщ1е образом (при нулевом состо нии триггера 21 и положительном состо нии триггера 22, см. фиг.Зж, 3, л, к), а следующий тактовый импульс Т2 совпадает по времени с по влением однократного импульс переключени  коммутатора 5 по цепи 16 (фиг.3м), в св зи с чем в пам ть коммутатора 5 вместо повторной записи стабильных состо ний с выходов D-триггеров Тг 2 записываетс  содер

12

8

Q 0

5

5 0 5

0

жимое счетчика 9, который в этой ситуации успевает просчитать только один тактовый импульс. Одновременно записываетс  единица в дополнительный (N+1)-H служебный канал регистрации запоминающего устройства.

Если же состо ни  входных сигналов остаютс  неизменными столь длительное врем , что счетчик 10 успевает заполнитьс  до предела, выходной сигнал переноса этого счетчика через элемент И-НЕ 11 поступает на переключение входов пам ти коммутатора 5 и на дополнительный информационный ход анализатора. Этот же сигнал переноса через элемент И-НЕ 10 вводитс  во вторую цепь тактировани  и обеспечивает запись сначала в пам ть коммутатора 5, а затем и в запоминающее устройство содержимого счетчика 9, сопроводив его записью единичного признака в дополнительный (Ы+О-й канал регистрации запоминающего устройства .

В описанном пор дке устройство работает до полного завершени  регист- рации, в результате которой в запоминающем устройстве внешнего регистратора оказываютс  записанными все поступившие на входы 1 анализатора слова состо ний входных сигналов. При этом каждое слово состо ни , существовавшее на входах анализатора не более одного тактового периода,занимает по одной  чейке запоминающего устройства .

Если слово состо ни  не измен етс  на входах устройства в течение двух и более тактов,, его запись в запоминающем устройстве занимает две  чейки. В первой из зтих  чеек записываетс  само слово состо ни  входных сигналов, а в следующей - двоичный отсчет времени существовани  этогр сигнала состо ни , который сопровождаетс  записью единичного признака в дополнительном (N+1)-M канале регистрации .

Если состо ни  входных сигналов не мен ютс  в течение столь длительного периода времени, что счетчик 9 успевает переполнитьс , число  чеек дл  записи отсчетов времени возрастает (по одной  чейке на интервал времени , соответствующий полной емкости счетчика 9). Запись каждого отсчета времени, в том числе и отсчета по переполненному счетчику, сопровожда-

етс  записью единичного признака в дополнительном (Н+О-м канале регистрации . В дальнейшем, при выводе накопленных данных на отображение, этот признак используетс  дл  восстановлени  реальной картины временных диаграмм сигналов исследуемого устройства .

При создании анализатора времен- ных логических диаграмм по предлагаемой схеме можно ограничитьс  емкостью пам ти, в два раза меньшей, чем в тех случа х, когда дл  хранени  от|Q

151210

но.:ти использовани  оборудовани , он дополнительно содержит формирователь управл ющих сигналов, три элемента И-НЕ и элемент НЕ, причем выход блока сравнени  соединен с входом запуска формировател  управл ющих сигналов, синхровход которого соединен с выходом тактового генератора, первым входом первого элемента И-ЫЕ и через элемент задержки - с синхровходами первых триггеров группы, первый, второй , третий выходы формировател  . управл ющих сигналов соединены соот

счетов времени используетс  отдельный,- ветственно с входом.разрешени  счетблок пам ти, что повьшшет эффективность использовани  оборудовани . Некоторое с.окращение числа записей слов состо ний, св занное с тем, что нар ду со словами состо ний в том же блоке пам ти регистрации записываютс  и хран тс  данные по отсчетам интервалов времени, существенного значени  не имеет, так как используемый принцип регистрации входных сигналов (по изменени м их состо ний) позвол ет в сотни и тыс чи раз повы-: сить глубину регистрации данных по сравнению с анализаторами, ведуи;ими запись состо ний входных сигналов по внутреннему генератору тактов, при той же емкости пам ти регистрации.

Claims (2)

1. Формула изобретени 

   1 Логический анализатор, содержащий N групп по два последовательно соединенных D-триггера, где N-число информационных входов анализатора, блок сравнени , тактовый генератор, счетчик тактов, коммутатор и элемент задержки,, причем информационные входы анализатора подключены к информационным входам первых триггеров групп, перва  и втора  группы входов блока сравнени  соединены соответст- венно с выходами первых и вторых триггеров групп, выход тактового генератора соединен со счетным входом счетчика тактов, группа выходов счет20

   25

   30

   35

   40

   45

   чика тактов, вторым входом первого элемента И-ИЕ и первым входом третьего элемента И-НЕ, второй вход которого соединен с выходом переноса счетчика тактов и первым входом второго элемента И-НЕ, выход первого элемента И-НЕ соединен с вторым входом второго элемента И-НЕ, выход которого соединен с синхровходами вторых I)- триггеров групп, тактовым входом коммутатора , через элемент НЕ - с тактовым выходом анализатора, выход третьего элемента И-НЕ соединен с входом выбора направлени  коммутатора и  вл етс  дополнительным информационным выходом анализатора, выходы вторых D-триггеров групп соединены с второй группой информационных входов коммутатора,
2. 2.Анализатор по п.1, отличающийс  тем, что формирователь управл ющих сигналов содержит ,два D-триггера, два элемента И-НЕ и элемент НЕ, причем синхровход формировател  подключен к информационному входу первого D-триггера, пр мой выход которого подключен к информационному входу второго D-триггера , первому входу первого элемента И-НЕ и  вл етс  первым выходом формировател , вход запуска формировател  через элемент НЕ соединен с синхровходами первого и второго D-триггеров , инверсный выход первого D-триггера соединен с первым входом второго

   чика тактов- соединена с первой груп-50 элемента И-НЕ, инверсный выход втопой информационных входов коммутатора , группа выходов которого  вл етс  группой информационных выходов анализатора, отличающийс 

   тем, что, с целью повьго1ени  эффектив-дз формирдвател .

   0

   5

   0

   5

   0

   5

   чика тактов, вторым входом первого элемента И-ИЕ и первым входом третьего элемента И-НЕ, второй вход которого соединен с выходом переноса счетчика тактов и первым входом второго элемента И-НЕ, выход первого элемента И-НЕ соединен с вторым входом второго элемента И-НЕ, выход которого соединен с синхровходами вторых I)- триггеров групп, тактовым входом коммутатора , через элемент НЕ - с тактовым выходом анализатора, выход третьего элемента И-НЕ соединен с входом выбора направлени  коммутатора и  вл етс  дополнительным информационным выходом анализатора, выходы вторых D-триггеров групп соединены с второй группой информационных входов коммутатора,

   2.Анализатор по п.1, отличающийс  тем, что формирователь управл ющих сигналов содержит ,два D-триггера, два элемента И-НЕ и элемент НЕ, причем синхровход формировател  подключен к информационному входу первого D-триггера, пр мой выход которого подключен к информационному входу второго D-триггера , первому входу первого элемента И-НЕ и  вл етс  первым выходом формировател , вход запуска формировател  через элемент НЕ соединен с синхровходами первого и второго D-триггеров , инверсный выход первого D-триггера соединен с первым входом второго

   рого D-триггера соединен с вторыми входами первого и второго элементов И-НЕ, выходы которых  вл ютс  соответственно вторым и третьим выходами

   a Такт Т

   cfJu&.Z

   Г-1 f-1 ГП n ГП (-1