SU1170417A1 - Электронные вторичные часы с цифровой индикацией - Google Patents

Abstract

1. ЭЛЕКТРОННЫЕ ВТОРИЧНЫЕ ЧАСЫ С ЦИФРОВОЙ ИНДИКАЦИЕЙ, содержащие соединенные между собой селектор импульсов и декаду регистра, запоминающее устройство и блок индикации, адресные входы которых соединены соответственно с первым и вторым выходами формировател  адреса, и дешифратор, отличающиес  тем, что, с целью повышени  надежности отображени  временной информации , в них введены последовательно соединенные генератор импульсов, делитель частоты , формирователь сигнала «Счет, счетна  декада и коммутатор, счетчик прин тых разр дов и схема сравнени , выход которой соединен с тактовым входом счетчика прин тых разр дов и с третьим входом коммутатора , первый информационный вход которого соединен с выходом декады регистра , а выход - с информационным входом запоминаюшего устройства, выход которого соединен с информационным входом счетной декады и через дешифратор - с входом блока индикации, при этом выход счетной декады соединен с вторым информационным входом коммутатора и вторым входом формировател  сигнала «Счет, третий вход которого соединен с третьим выходом формировател  адреса, четвертый выход которого соединен с входом параллельной записи счетной декады, причем первый выход формировател  адреса соединен с первым информационным иродом схемы сравнени , второй информационный вход которой соединен с выходом счетчика прин тых разр дов , установочный вход которого соединен с вторым выходом селектора импульсов, третий выход которого соединен с установочным входом делител  частоты и с входом стробировани  схемы сравнени . 2. Часы по п. 1, отличающиес  тем, что формирователь сигнала «Счет содержит де шифратор, первый и второй триггеры, генератор одиночного импульса, схему совпадени , дешифратор переноса и индикатор аварии, причем выход дешифратора соедиi нен с установочным входом первого триггера , тактовый вход которого соединен с вхо (Л дом дешифратора и  вл етс  первым входом блока, а выход - с входом индикатора аварии и с первым входом генератора одиночного импульса, первый выход которого соединен с установочным входом второго триггера, выход которого соединен с первым входом схемы совпадени , второй вход которой соединен с вторым выходом генератора одиночного импульса, тактовый о вход которого, соединенный с входом дешифратора переноса, одновременно с третьим входом схемы совпадени   вл етс  третьим входом блока, вторым входом блока служи1 второй вход дешифратора переноса, первый выход которого соединен с информационным входом второго триггера, тактовый вход которого соединен с выходом схемы совпадени , который с вторым выходом дешифратора переноса  вл етс  выходом блока.

Description

Изобретение относитс  к хронометрии и предназначено дл  использовани  при управлении территориально-разнесенными объектами , требующими временного взаимодействи .

Целью изобретени   вл етс  повышение надежности отображени  временной информации .

На фиг. 1 приведена структурна  схема электронных вторичных часов; на фиг. 2 -временные диаграммы, по сн ющие работу предлагаемых часов; на фиг. 3 - пример реализации формировател  адреса; на фиг. 4 - временные диаграммы, по сн ющие работу формировател  адреса, на фиг. 5 - вариант выполнени  формировател  сигнала «Счет ; на фиг. 6 - временные диаграммы, по сн ющие работу формировател  «Счет.

Вторичные часы содержат селектор импульсов 1, декаду регистра 2, коммутатор 3, запоминающее устройство 4, формирователь адреса 5, формирователь сигнала «Счет 6, счетную декаду 7, дешифратор 8, блок индикации 9, генератор импульсов 10, делитель частоты 11, счетчик прин тых разр дов 12 и схему сравнени  13.

Первый выход селектора импульсов 1 соединен с входом декады регистра 2, выход которой через коммутатор 3 соединен с информационным входом запоминающего устройства 4, адресные входы которого соединены с первым выходом формировател  адреса 5. Выход запоминающего устройства 4 через дешифратор 8 соединен с первым входом блока индикации 9, второй вход которого соединен с вторым выходом формировател  адреса 5.

Генератор 10 соединен с первым входом делител  частоты 11, второй установочный вход которого соединен с третьим выходом селектора импульсов 1, к которому подключен и вход стробировани  схемы сравнени  13. Выход делител  частоты 11 соединен с выходом формировател  сигнала «Счет 6, выход которого соединен с тактовым входом счетной декады 7, информационный вход которой соединен с выходами запоминающего устройства 4. Вход строба параллельной записи счетной декады 7 соединен с четвертым выходом формировател  адреса 5, третий выход которого соединен с третьим входом формировател  сигнала «Счет 6, второй вход которого соединен с выходами счетной декады 7, которые соединены с вторым входом коммутатора 3, третий вход которого соединен с выходом схемы сравнени  13, соединенным с тактовым входом счетчика прин тых разр дов 12, установочный вход которого соединен с вторым выходом селектора импульсов 1, а выход - соединен с вторым входом схемы сравнени  13, первый выход которой соединен с первым выходом формировател  адреса 5.

Формирователь сигнала «Счет 6 содержит дешифратор 14, первый 15 и второй 16 триггеры, индикатор аварии 17, генератор одиночного импульса 18, схему совпадени  19 и дешифратор переноса 20.

Динамический вход триггера 15 соединен с выходом делител  частоты 11 и объединен с входом дешифратора 14, выход которого соединен с установочным входом первого триггера 15, выход которого соединен с входом индикатора аварии 17 и с первым входом генератора одиночного импульса 18, первый выход которого соединен с установочным входом второго триггера 16, выход которого соединен с первым входом схемы совпадени  19, второй вход которой соединен с вторым выходом генератора одиночного импульса 18, тактовый вход которого соединен с выходом старшего разр да формировател  адреса 5, выход младшего разр да которого соединен с входом дешифратора переноса 20. Третий вход схемы совпадени  соединен с выходом сигнала счетного такта формировател  адреса 5, а ее выход соединен с динамическим входом второго триггера 16 и с тактовым входом счетной декады 7, установочный вход которой соединен с вторым входом дешифратора переноса 20, второй вход которого соединен с выходами счетной декады 7, а первый выход - соединен с информационным входом второго триггера 16.

Пример реализации формировател  адреса 5 представл ет собой последовательно соединенные генератор 21, распределитель тактов 22, счетчик 23 и дешифратор 24. Вход селектора импульсов 1 вторичных часов через канал св зи соединен с первичными часами 25.

Электронные вторичные часы работают следующим образом.

Первичные часы 25 формируют шкалу текущего времени и периодически в виде пакетов информации посылают ее в канал св зи.

Каждый пакет информации начинаетс  маркерным сигналом и содержит в себе разделенные межсерийными интервалами последовательности импульсов дес тичных ризр дов текущего времени, причем первый передаваемый разр д информации - младший .

Дл  примера рассмотрим работу устройства с передачей информации один раз в секунду - секундные метки приведены на фиг. 2.1. На диаграмме фиг. 2.2 (участки I, III) показана огибающа  сигналов, поступающих на вход вторичных часов - участок II соответствует отсутствию входных сигналов. Поступающий на вторичные часы сигнал поступает на вход селектора импульсов 1, где происходит выделение маркерного сигнала, соответствующего началу пакета передаваемой информации, импульсов

кода текущего времени и межсерийных сигналов .

Последовательность импульсов кода текущего времени преобразуетс  декадой регистра 2 в параллельный вид и далее, через коммутатор 3 (управл емую схему ИЛИ) поразр дно записываетс  в  чейки запоминающего устройства 4, определ емые формирователем адреса 5.

Кроме этого, формирователь адреса 5 осуществл ет синхронизацию работы узлов вторичных часов. Генератор 21 вырабатывает импульсы (фиг. 4.1), из которых распределитель тактов 22 формирует сигналы «Выбор микросхемы (фиг. 4.4) и «Запись - считывание (фиг. 4.5), предназначенные дл  управлени  работой запоминающего устройства 4. Сигнал, показанный на фиг. 4.2 используетс  в качестве строба параллельной записи дл  счетной декады 7, а сигнал , показанный на фиг. 4.3, - в качестве счетного импульса, подаваемого на вход формировател  сигнала «Счет 6. Счетчик 23 формирует адресные сигналы (фиг. 4.6 - 4.8) дл  запоминающего устройства 4, из которых дещифратор 24 вырабатывает сигналы (фиг. 4.9-4.13) управлени  разр дами блока индикации 9, информаци  которых поразр дно , через дешифратор 8 считываетс  из запоминающего устройства 4.

Частота повторени  сигналов формировател  адреса 5 выбрана с учетом удовлетворени  требовани м динамической индикации.

Под действием сформированных формирователем адреса 5 управл ющих сигналов при каждом обращении к  чейке (адресу) запоминающего устройства 4 осуществл етс  перезапись ее информации в счетную декаду 7 (сигнал фиг. 4.2), а при совпадении нулевого значени  сигнала «Выбор микросхемы (фиг. 4.4) и единичного значени  сигнала «Запись-считывание (фиг. 4.5) осуществл етс  обратна  запись информации из счетной декады 7 через открытый коммутатор 3 в ту же  чейку запоминающего устройства 4, чем обеспечиваетс  посто нна  регенераци  информации.

Синхронизаци  сигналов взаимно независимых генератора 21 формировател  адреса 5, обеспечивающего последовательное обращение к  чейкам ЗУ, и генератора первичных часов 25, формирующих поступающие на вторичные часы пакеты информации , осуществл етс  счетчиком прин тых разр дов 12 и схемой сравнени  13, путем открывани  коммутатора 3 в момент совпадени  состо ний счетчика 23 формировател  адреса 5 и счетчика прин тых разр дов 12. Этим обеспечиваетс  запись очередного поступившего на вход вторичных часов разр да информации в соответствующую ему  чейку запоминающего устройства 4.

Задним фронтом выходного сигнала схемы сравнени  13 продвигаетс  в следующее состо ние счетчик прин тых разр дов 12, чем

обеспечиваетс  подготовка к приему следующего разр да информации. По окончании пакета вход щей информации счетчик прин тых разр дов 12 сбрасываетс  в исходное состо ние сигналом с выхода селектора 1 и удерживаетс  до прихода маркерных импульсов пакета информации.

Генератор 10 формирует высокостабильные импульсные сигналы, частота которых делителем частоты 11 делитс  до частоты

0 следовани  пакетов выход щей от первичных часов 25 информации (фиг. 2.3). При поступлении на вход вторичных часов информации (участки 1 и 3 фиг. 2), выдел емые селектором 1 сигналы межсерийных интервалов, обнул ют делитель частоты 11,

5 не позвол   ему включить формирователь сигнала «Счет 6 (делитель частоты 11 не успевает сформировать комбинацию, на которую настроен дешифратор 14 формировател  сигнала «Счет 6).

Q Последний не воздействует на счетную декаду 7, через которую регенерируетс  занесенна  в  чейки запоминающего устройства 4 информаци .

При пропадании информации на входе

5 вторичных часов (участок 2 фиг. 2) селектор 1 не формирует сигналов межсерийных интервалов, сбрасывающих делитель частоты 11, в результате чего последний доходит до состо ни , на которое настроен дешифратор 4 (фиг. 2.4) и взводит триггер 15, запускающий генератор одиночного импульса 18, осуществл ющий прив зку сигналов формировател  адреса 5 (генератор 21) к сигналам делител  частоты 11. Сигнал триггера 15 (фиг. 2.5 и фиг. 6.1) также включает индикатор 17, извещающий опера тора о пропадании линии. Сигнал с первого выхода генератора одиночного импульса 18 (фиг. 6.5) взводит второй триггер 16 (фиг. 6.7), подготавливающий к работе схему совпадени  19, сигнал на выходе которой совпадает по времени с сигналом распределител  22 формировател  адреса 5 (фиг. 4.3 и фиг. 6.4) и сигналом второго входа генератора одиночного импульса 18 (фиг. 6.6). Сформированный таким образом сигнал «Счет (фиг. 6.8) поступает на тактовый

5 вход счетной декады 7 и своим отрицательным фронтом добавл ет единицу к ранее занесенной в нее информации (по сигналу фиг. 4.2) из  чейки младшего разр да запоминающего устройства 4 (адрес см. фиг. 6.2 и 6.3). Положительным фронтом

сигнала схемы совпадени  19 провер етс  состо ние дешифратора переноса 20 (фиг. 6.9). Если при обработке информации младшего разр да возникает сигнал переполнени  (фиг. 6.9), триггер 16 не переходит в нулевое состо ние, блокирующее прохождение сигнала «Счет (фиг. 4.3 и фиг. 6.4) через схему совпадени  19 при обработке последующих разр дов. Второй выход дешифратора

переноса 20 используетс  дл  минутной, часовой и суточной коррекции.

Таким образом, как видно из диаграмм фиг. 2, вторичные часы как бы ежесекундно след т за поступлением сигналов от первичных часов 25 и, при отсутствии этих сигналов (участок 11 фиг. 2) с задержкой , не превышающей длительности пакета информации, начинают автономный счет от последнего прин того значени  времени.

Таким образом обеспечиваетс  хранение шкалы времени во вторичных часах.

Максимальное врем  хранени  шкалы времени , т. е. времени восстановлени  системы.

определ етс  значением времени, при котором погрешность показаний вторичных часов за счет нестабильности собственного генератора превысит допустимое значение. При восстановлении линии св зи между первичными и вторичными часами (участок III на фиг. 2) селектор 1 вновь начинает формировать сигналы межсерийных интервалов, сбрасывающих делитель частоты 11, в результате чего прекращаетс  формирование сигналов «Счет формирователем 6 и, соответственно , счет счетной декады 7. При этом информаци  воспринимаетс  через декаду регистра 2, причем внесенное заранее, запаздывание компенсируетс .

Канал сВ зи

фиг.1

к , (popнupo8a/neJtю л сигнала ,, а/ет

КОЗУ

-Ж

иг

фцг. 2

Внений

ОЗие.З

inillilllHlllilllllllll

f

ними

(риг.

lit

15

S f I

От

w

От1рА

0-1

13

QmCT

J6

ipui.5

5

7 8

и

inr

1риг. 6

Claims (2)

1. ЭЛЕКТРОННЫЕ ВТОРИЧНЫЕ ЧАСЫ С ЦИФРОВОЙ ИНДИКАЦИЕЙ, содержащие соединенные между собой селектор импульсов и декаду регистра, запоминающее устройство и блок индикации, адресные входы которых соединены соответственно с первым и вторым выходами формирователя адреса, и дешифратор, отличающиеся тем, что, с целью повышения надежности отображения временной информации, в них введены последовательно соединенные генератор импульсов, делитель частоты, формирователь сигнала «Счет», счетная декада и коммутатор, счетчик принятых разрядов и схема сравнения, выход которой соединен с тактовым входом счетчика принятых разрядов и с третьим входом коммутатора, первый информационный вход которого соединен с выходом декады регистра, а выход — с информационным входом запоминающего устройства, выход которого соединен с информационным входом счетной декады и через дешифратор — с входом блока индикации, при этом выход счетной декады соединен с вторым информационным входом коммутатора и вторым входом формирователя сигнала «Счет», третий вход которого соединен с третьим выходом формирователя адреса, четвертый выход ко торого соединен с входом параллельной записи счетной декады, причем первый выход формирователя адреса соединен с первым информационным Бродом схемы сравнения, второй информационный вход которой соединен с выходом счетчика принятых разрядов, установочный вход которого соединен с вторым выходом селектора импульсов, третий выход которого соединен с установочным входом делителя частоты и с входом стробирования схемы сравнения.

2. Часы по π. 1, отличающиеся тем, что формирователь сигнала «Счет» содержит де шифратор, первый и второй триггеры, генератор одиночного импульса, схему совпадения, дешифратор переноса и индикатор аварии, причем выход дешифратора соеди- „ нен с установочным входом первого тригге- § ра, тактовый вход которого соединен с входом дешифратора и является первым входом блока, а выход — с входом индикатора аварии и с первым входом генератора одиночного импульса, первый выход которого соединен с установочным входом второго триггера, выход которого соединен с первым входом схемы совпадения, второй вход которой соединен с вторым выходом генератора одиночного импульса, тактовый вход которого, соединенный с входом дешифратора переноса, одновременно с третьим входом схемы совпадения является третьим входом блока, вторым входом блока служит второй вход дешифратора переноса, первый выход которого соединен с информационным входом второго триггера, тактовый вход которого соединен с выходом схемы совпадения, который с вторым выходом дешифратора переноса является выходом блока.