SU1481901A1 - Преобразователь последовательного кода в параллельный - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике. Его использование в системах передачи данных по цифровым каналам св зи позвол ет расширить область применени  за счет преобразовани  двоичного кода, повысить быстродействие и упростить преобразователь, содержащий генератор синхроимпульсов, блок управлени  блок контрол  нечетности, мультиплексор, выходной регистр и каналы преобразовани . Благодар  введению блока оперативной пам ти, шифратора, дешифратора, регистра адреса, элемента ИЛИ и переключател , а также соответствующему выполнению каналов преобразовани  в преобразователе обеспечиваетс  процесс непрерывного преобразовани  как бипол рных, так и двоичных кодов. 1 з.п. ф-лы, 5 ил.

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах передачи данных по цифровым каналам св зи.

Цель изобретени  - расширение области применени  за счет преобразовани  двоичного кода, повышение быстродействи  и упрощение преобразовател .

На фиг.1 изображена функциональна  схема преобразовател ; на фиг.2 - блок управлени ; на фиг.З - схема алгоритма работы преобразовател ; на фиг.4 - временные диаграммы, иллюстрирующие работу преобразовател ; на фиг о5 - временные диаграммы, по сн ющие работу преобразовател .

Преобразователь последовательного кода в параллельный содержит генератор 1 импульсов, блок 2 управлени , блок 3 контрол  нечетности, мультиплексор 4, выходной регистр 5, шифратор 6, блок 7 оперативной пам ти, дешифратор 8, регистр 9 адреса, эле- мент ИЛИ 10, коммутатор 11 и каналы 12 преобразовани , каждый из которых содержит инвертор 13, первый-четвер- тый элементы НЕ 14-17, первый-п тый триггеры 18-22, первый - п тый элементы ИЛИ 23-27, первыи-п тый элементы И 28-32. Первый канал 12.1 содержит , кроме того, источник 33 логической 1м. На фиг.1 обозначены перва  34 и втора  35 группы информационных входов, перва  36 и втора 

37группы управл ющих входов, вход

38запуска, адресные выходы 39, информационные выходы 40, управл ющий выход 41 и контрольный выход 42.

Блок 2 управлени  содержит (фиг„2) первый-п тый триггеры 43-47, счетчик

00

со

314

, Ht plUM ЧЧР МДЧа I МИ ШГМРНТЫ II-llFj

4) , пррвыи-ггдьмои элементы ИЛИ 61 -6/, первый--т рр гии элементы И 68-- 70, пррнып-икч-юй элементы ПК 71-76, парный-четвертый входы 77-80, пер- ВЫН-ЧРТ нрргыи, п тые и шегтой-дес - тыи выходы 81-90.

Преобразователь последовательно- i n кода в параллельный работает следующим образом.

Входной информацией дл  преобразовани  может быть как последовательный бипол рный код, так и последоватепьный двоичный код. I

В первом случае последовательный бипоп рный код поступает на вход 34 канала 12 (фиг.4а), при этом на вход 36 кацапа 12 подаетс  логический О разрешающий работу второго 24 и i третьего 25 элементов ИЛИ, а его ин-  ерсное значение (логическа  1) на выходе третьего элемента 16 НЕ проходит через четвертый 26 и п тый 27 лрменты ИЛИ, разреша  работу первого 28 и второго 29 эпементов И. Первый элемент 14 выдел ет единичную информацию иэ бипол рного сигнала (фиг.4б). Входной сигнал, проинверти рованный в инверторе 13, поступает на второй элемент 15 НЕ, который выдел ет пулевую информацию из бипол рного сигнала (фиг.4в). Выделенна  единична  и нулева  информации поступают на S- и R-входы первого триггера 18 и параллельно - на входы первого элемента ИЛИ 23. На выходе первого триггера 18 формируетс  последовательный двоичный код (фиг.4г), несущий ту же информацию, что и бипол рный код, Полученный последовательный двоичный код поступает через открытые второй элемент ИЛИ 24 и первый элемент И 28 на D-вход второго триггера 19, а первый элемент ИЛИ 23 выдел ет синхротакты (фиг.4д), поступающие через открытые третий элемент ИТ.И 25 и второй элемент И 29 на Р- пход третьего триггера 20.

Во втором случае последовательный двоичный код поступает на вход 35 канала 12 (фиг 4г), а синхротакты, сопровождающие информационные разр ды, поступают на вход 37 канала 12 (фиг.4д). При этом на вход 36 канала 12 подаетс  логическа  1, проход - щл  через второй 24 и третий 25 эле- МРШЫ ИЛИ, а ее инверсное значение

011

GUM ичгч кии О) на выходе третьего эпемента НП 16 обеспечивает прохождение последовательною двоично о кода с входа 55 на D-вход второго триггера 19 и синхротактов с входа 37 на D-вход третьего триггера 20 канала 12.

Таким образом, перед началом раQ боты каждьй из К каналов 12 настраиваетс  на преобразование последовательного бипол рного кода или последовательного двоичного кода.

Далее на С-входы третьего 20,

5 четвертого 21 и п того 22 триггеров канала 12 с второго выхода блока 2 управлени  поступают синхроимпульсы (фиг 4е), по которым синхротакты, поступающие на D-вход третьего тригQ гера 20, записывают инфс .ч а ц изо п

третий триггер 20, ас его выхлда переписывают ее в четвертый триггер 21. При этом на его выходе формируютс  сигналы, задержанные относительно

5 сигналов на выходе третьего триггера 20 на величину периода следовани  синхроимпульсов. Сигналы с пр мого выхода третьего триггера 20 и инверсного выхода -.етвэртого три. i ера 21

0 поступают на третий элемент И 30, на выходе которого формируютс  короткие импульсы, фиксирующие моменты изменени  состо ни  синхротактов, сопровождающих принимаемые разр ды информации , из состо ни  О в состо ние 1 (фиг.4ж). При этом момент перехода совпадает с серединой длительности передачи каждого информационного разр да, поступающего на вход втоQ рого триггера 19.

i

Таким образом, с приходом на Свход второго триггера 19 моментов изменени  состо ни  синхротактов вто- с рой триггер 19 фиксирует каждый очередной разр д информации.

Моменты изменени  синхротактов с выхода третьего элемента И 30 поступают также на J-вход п того триггера 22, на пр мом выходе которого форми5

0

5

руютс  запросы обслуживани  принимаемой информации. Логическа  с источника 33 в первом канале 12 разрешает прохождение запросов обслуживани  принимаемой информации через четвертый элемент И 31. При этом логический О с инверсного выхода п того триггера 22 поступает на первый вход п того элемента И 3 и запрета5

ет прохождение море: него логической

ГТ 1 11

Сигнал с выхода п того элемента И 32 первого канала 12.1 запрещает pa- боту второго канала 12.2, сигнал с выхода п того элемента И 32 второго канапа 12.2 запрещает работу третьего канала 12.3 и т.д.

При отсутствии входной информации на входах 34 и 35 первого канала 12.1 п тый триггер 22 находитс  в исходном состо нии, удержива  выход элемента И 31 в нулевом состо нии, а единичное состо ние инверсного выход триггера 22 разрешает прохождение логической I с источника 33 первого канала 12,1 на выход п того элемента И 32, на входы элементов И 31 и 32 второго канала 12.2. Эта логическа  1  вл етс  в данном случае сигналом переноса дл  включени  второго канала 12.2. Аналогично происходит включение остальных каналов 12. |

Так организуетс  параллельно-последовательна  схема приоритета, обеспечивающа  формирование сигналов запроса обслуживани  каналов 12 и сигналов переноса дл  включени  следую- щих каналов 12 на выходах элементов И 31 и 32, причем одновременно сигнал запроса обслуживани  может присутствовать на выходе элемента И 3

только одного какого-либо канала 12.

При преобразовании происходит поочередна  запись по всем каналам 12 в блок 7 оперативной пам ти очередных информационных разр дов с одновременным преобразованием их по мере накоплени  каждого слова в параллельный код по управл ющим сигналам от блока 2 управлени  и выдача каждого прин того слова по окончании преобразовани  во внешнее устройство.

Перед началом работы преобразователь настраиваетс  на число п разр дов принимаемого слова по каждому каналу 12. Каждому каналу 12 в блоке 7 оперативной пам ти отведена n-раз- р дна   чейка пам ти со своим адресом До начала работы блок 2 управлени  и п тые триггеры 22 каналов 12 преобразовани  удерживаютс  в исходном состо нии низким уровнем сигнала (блок А1, фиг.З), поступающего на вход 38 преобразовател . При этом сигналом с дев того выхода 89 блока 2 управлени  регистр 5 устанавлива-

9016

етс  в исходное состо ние (блоь Г1, фиг.З).

При поступлении на вход 38 преобразовател  сигнала Пуск (логическа  1) блок 2 управлени  вырабатывает на четвертом выходе 84 сигнал по которому коммутатор 11 подключает k адресному входу блока 7 оперативной пам ти п тые выходы 85 блока 2 управлени , С восьмого выхода 88 блока 2 управлени  через элемент ИЛИ 10 на первый информационный вход блока 7 оперативной пам ти подаетс  логическа  1, а с восьмого выхода 88 на второй управл ющий вход блока 7 поступает сигнал разрешени  записи. На п тых выходах 85 блока 2 управлени  по очереди вырабатываютс  все адреса n-разр дных  чеек пам ти блока 7, а по сигналам с седьмого выхода 87 блока 2 управлени , поступающим на первый управл ющий вход блока 7, происходит запись в первые разр ды n-разр дных  чеек логической 1, а в остальные разр ды - логического О (так как остальные информационные входы соединены с одноименными выходами регистра 5, который перед этим установлен в исходное состо ние ) .

Таким образом, перед началом работы в первый разр д п-разр дной  чейки пам ти, отведенной дл  каждого канала 12, записан маркер приема (блок Г1, фиг.3).

При поступлении хот  бы одного из сигналов запроса обслуживани  канала на соответствующий вход шифратора 6, на его первом выходе вырабатываетс  сигнал включени , поступающий на первый вход 77 блока 2 управлени  (блок Д1, фиг.З). На вторых выходах шифратора 6 при этом формируетс  в двоичном коде адрес того канала 12, от которого поступает сигнал запроса. Полученный адрес обслуживаемого канала 12 записываетс  в регистр 9 адреса с приходом на его вход разрешени  записи управл ющего сигнала с первого выхода 81 блока 2 управлени , выработанного им в ответ на сигнал включени , поступивший от шифратора 6 (блок Е1, фиг.З).

С выхода регистра 9 адрес обслуживаемого канапа поступает на дешифратор 8, через коммутатор 11 на адресные входы блока 7 оперативной пам ти и непосредственно на адресные

п ходы мульт шшоксора /4, который ПОД-- КШОЧаег ЧРреч ОДИН ИЗ СВОИХ ВХОДОВ

информационный первый выход обслужила РМОТ-О канапл 12 к первому информационному входу регистра 5. Далее устанавливаетс  режим чтени  из блока 7 оперативной пам ти сигналом, поступающим на его второй управл ющий вхо с i-едьмого выхода 88 блока 2 управ- лени , а сигналом с седьмого выхода 87 блока 2 управлени , поступающим на первый управл ющий вход блока 7, производитс  считывание содержимого r.-разр дной  чейки пам ти блока 7, адрес которой соответствует двоичному коду номера обслуживаемого канала 1, и одновременна  запись в регистр 5 по сигналу, поступающему на его чторой управл ющий вход с дес того выхода 90 блока 2 управлени  (блок (1 , фиг.З). Причем информационные t чзр ды и  блока 7 записываютс  в регистр 5 со сдвигом, т.е. первый разр д записываетс  во второй разр д ре- гистра 5, второй разр д - в третий разр д регистра 5 и так далее, п-й разр д записываетс  в (п+1)-й разр д регистра 5, а в первый разр д регистра 5 при этом записываетс  первый информационный разр д, прин тый обслуживаемым каналом 1.

За счет такой переписи из i-й п- разрпдной  чейки блока 7 оперативной пам ти в регистр 5 и последующей пр  мой записи из регистра 5 в ту же i-ю  чейку блока 7 достигаетс  сдвиг на один разр д информации, хранившейс  в i-й  чейке блока 7. Это обеспечивает при приеме очередных информацион- ных разр дов поразр дное накопление информации из канала 12 преобразовани  .

Таким образом, на данном этапе преобразовани  в первом разр де ре- гистра 5 записан первый информационный разр д, во втором разр де - маркер приема (ранее он был записан в первьй разр д блока 7, а в остальных разр дах - нули.

Следующий шаг преобразовани  - пр ма  запись содержимого регистра 5 ту же  чейку пам ти блока 7, из которой перед этим производилось счи тывание (блок 32, фиг.З). При этом управл ющие сигналы дл  записи на первом и втором управл ющих входах блока 7 формируютс  так же, как при

записи маркера. Одновременно с переписью из регистра 5 в блок 7 оперативной пам ти с третьего выхода 83 блока 2 управлени  на первый К-вход п того триггера 22 обслуживаемого канала 12 поступает сигнал сброса обслуживани  канала, а с соответствующего выхода дешифратора 8 через второй К-вход п того триггера 22 обслуживаемого канала 12 приходит дешифрованный сигнал, соответствующий адресу обслуживаемого какала. При этом триггер 22 с приходом на его С-вход синхроимпульса с второго выхода 82 блока 2 управлени  устанавливаетс  в исходное состо ние. На этом заканчиваетс  обслуживание канала 12 преобразовани , которым прин т первый разр д информации.

На выходе элемента И 32 оЗсл/жв : ного канала 12 по вл етс  сигнал переноса дл  включени  следующего за ним канала 12. Если в следующем канале еще не прин т очередной бит информации , т.е. канал не требует обслуживани , то осуществл етс  поиск канала 12, требующего обслуживани . Когда такой к „па л 12 найден, ла. выходе его п того элемента И 32 по вл етс  сигнал запроса обслуживани  и весь цикл обработки прин того бита информации повтор етс . Аналогично обслуживаютс  остальные каналы 12.

I

Врем  обслуживани  всех К каналов

12 преобразовани  выбрано меньше времени периода следовани  информационных разр дов из каналов 12. Это дает возможность производить преобразование последовательного кода в параллельный в каждом из каналов 12 со скоростью поступлени  информации на входы 34 или 35,

При поступлении очередного информационного разр да в обслуженный ранее канал 12 процесс обработки повтор етс , причем очередной поступивший информационный разр д информи- ровываетс  к части слова, накопленного ранее ь соответствук.ш,ей п-раз- р дной  чейке блока 7 оперативной пам ти.

Таким образом, блок 7 оперативной пам ти вместе с регистром 5 выполн ет роль регистров сдвига, причем дл  каждого канала 12 преобразовани  образуетс  свой регистр сдвига - регис .тр 5 одни и поч же, а  чейки блока 7 «пора i ИРНОЙ пам ти ратные.

Окончание преобразовани  последовательного кода н n-раэр дный параллельный код в каком-либо канале 12 (блок 31, фиг.З) обнаруживаетс  по влением в (n-Н )-м разр де регистра 5 (на выходе 41) логической 1, т.е. маркера, который  вл етс  сигналом готовности дл  приема внешним устройством, например ЭВМ, преобразованного n-разр дного слова с выходов регистра 5 через выходы 40 преобразовател  и сопровождающего это слово адреса через выходы 39 преобразовател  Информационные разр ды преобразованного слова поступают также на блок 3 контрол  нечетности, анализирующий правильность прин того кода. Подключение блока 3 контрол  нечетности осуществл етс  поступлением на его управл ющий вход логической I с (п+1)-го разр да регистра 5, т.е. по окончании преобразовани . Сигнал контрол  с выхода блока 3 через выход 42 преобразовател  также передаетс  во внешнее устройство . По окончании преобразовани  по какому-либо из каналов 12 маркер приема, по вившийс  в (п+1)-м разр де регистра 5, поступает также на ч четвертый вход 80 блока 2 управлени  который под воздействием этого сигнала сбрасывает регистр 5 и п тый триггер 22 обслуженного канала 12 в исходное состо ние (блоки И1, фиг.З) при этом адрес обслуженного канала 12 сохран етс  на регистре 9 адреса до по влени  на его входах сигнала разрешени  записи и другого адреса. За это врем  блок 2 управлени  производит запись маркета в первый разр д i-й п-разр дной  чейки из блока 7, соответствующей обслуженному каналу 12, подготавлива  тем самым эту  чейку к преобразованию следующего слова (блок К1, фиг.З).

Блок 2 управлени  работает следующим образом.

До начала работы все триггеры 43- 47 наход тс  в нулевом состо нии. На третий вход 79 блока 2 управлени  подаютс  синхроимпульсы от генератора 1 Сфиг.За). При поступлении от внешнего устройства через вход 38 . преобразовател  на второй вход 78 блока 2 управлени  сигнала Пуск (фиг.56) на пр мом и инверсном выходах п того триггера 47 формируютс  импульсы Гфиг.Зв, г/, поступающие на входы дес того 58 и одиннадцатого 59 элементов И-НЕ, на выходах которых формируютс  импульсы, сдвинутые относительно друг друга на половину периода (фиг.5д,е), Импульсы с выхода дес того элемента И-НЕ 58 по- ступают на второй выход 82 блока 2 управлени  и используютс  дл  синхронизации работы канапов 12 преобразовани , Эти же импульсы обеспечивают синхронизацию работы блока 2 управлени . После сигнала Пуск

блок 2 управлени  и его первый - третий триггеры 43-45 наход тс  в исходном состо нии до поступлени  на их С-входы очередного .синхроимпульса. При этом с инверсных выходов первого 43 и второго 44 триггеров сигналы высокого уровн  поступают на входы первого элемента И-НЕ 49, на выходе которого формируетс  сигнал, поступающий через первый элемент НЕ 71 на дев тый выход 89 блока 2 (фиГо5ж) и устанавливающий информационные выходы регистра 5 преобразовател  в состо ние низкого уровн . На остальных выходах блока 2 управл ющие сигналы отсутствуют. Логическа  1 с выхода четвертого элемента И-НЕ 52 подаетс  на установочньй вход счетчика 48, удержива  его в исходном положении, и на второй вход двенадцатого элемента И-НЕ 60, разреша  его работу, на третий вход которого подаетс  разрешающий потенциал с выхода первого элемента ИЛИ 61. В исходном положении на выходе переполнени  счетчика 48 поддерживаетс  высокий уровень, поступающий на второй вход третьего элемента И 70 и разрешающий его работу. Таким образом, двенадцатый элемент И-НЕ 60 и третий элемент И 70 подготавливаютс  к прохождению очередного синхроимпульса с выхода дес того элемента И-НЕ 58 на С-входы пер- вого-третьего триггеров 43-45. Одновременно логический О с выхода первого элемента И-НЕ 49 поступает соответственно на первый и второй входы восьмого 56 и дев того 57 элементов И-НЕ и учитывает на их выходах логи- гические 1, которые поступают на D-входы второго 44 и третьего 45 триггеров. На D-входе первого триггера 43 сохран етс  логический О.

При поступлении очередного синхроимпульса на С-входы первого-третьего трип-еров 43-45 их пр мые выходы устанавливаютс  в состо ни  0,1,1.Низкий уровень с инверсного выхода второго триггера 44 снимает сигнал на дев том выходе 89 блока 2, а высокие уровни с пр мых выходов второго 44 и третьего 45 триггеров, поступающие на входы третьего элемента И-НЕ 51, формируют на восьмом выходе 88 блока 2 сигнал маркера (логическую дл  записи его в блок 7 оперативной пам ти (фиг.5э). Высокие уровни с инверсного выхода первого триггера 43 и пр мого выхода третьего триггера 45 поступают на входы четвертого элемента И-НЕ 52. При этом на его выходе устанавливаетс  низкий уро- ьень (фиг.5и), который разрешает работу счетчика 48, запрещает прохождение синхроимпульсов через двенадцатый элемент И-НЕ 60 на С-входы пер0

5

0

импульсам (фиг.5л), поступающим г выхода первого элемента И 68 через восьмой выход 88 блока 2 на второй управл ющий вход блока 7 оперативной пам ти, производитс  запись в блок 7.

Одновременно с выхода третьего элемента И-НЕ 51 логический О поступает на второй вход седьмого элемента И-НЕ 55 и устанавливает на его выходе логическую 1, котора  подаетс  на D-вход первого триггера 43. На D-входы второго 44 и третьего 45 триггеров поступают логические О с соответствующих выходов-восьмого 56 и дев того 57 элементов И-НЕ, так как на их входах присутствуют логические 1, которые приход т с выходов первого 49, п того 53 элементов И-НЕ и п того элемента ИЛИ 65, состо ние которых определ етс  состо ни ми первого-третьего триггеров 43-45. Таким образом, первый - третий триггеры 43-45 подготавливаютс  к пере

вого-третьего триггеров 43-45 на вре- 25 ходу в состо ни  1,0,0.

,х  записи маркера во все К  чеек блока 7 оперативной пам ти и одновременно поступает через четвертый выход 84 блока 2 на управл ющий вход коммутатора 1 1, который по этому сигналу подключает к адресным входам блока 7 оперативной пам ти выходы счетчика 48.

Высокий уровень с пр мого выхода второго триггера 44 поступает на вход третьего элемента НЕ 73. При этом на его выходе формируетс  низкий уровень который поступает через седьмой выход 87 блока 2 на первый управл ющий вход блока 7 оперативной пам ти и подготавливает его к записи (фиг.5к). Этим же сигналом разрешаетс  прохождение синхроимпульсов с выхода одиннадцатого элемента И-НЕ 59 через седьмой элемент ИЛИ 67 на первый вход первого элемента И 68, на второй вход которого подаетс  логическа  1 с выхода шестого элемента ИЛИ 68, разрешающа  прохождение синхроимпульсов на выход первого элемента И 68. Логическа  1 на выходе шестого элемента ИЛИ 66 поддерживаетс  высоким уровнем на его втором входе, поступающим с выхода шестого элемента И-НЕ

54, который удерживаетс  в этом соi сто нии низким уровнем, поступающим

на его второй вход с инверсного выхода второго триггера 44. По синхро0

5

0

5

0

3

Синхроимпульсы, поступающие на С-вход счетчика 48 с выхода четвертого элемента НЕ 76, перебирают адреса  чеек пам ти в блоке 7 и в первый разр д каждой n-разр дной  чейки пам ти записываетс  маркер. Когда К тактовых импульсов переберут все адреса, на выходе переполнени  счетчика 48 по вл етс  отрицательный импульс (фиг.5т), который поступает через открытый третий элемент И 70 на С-входы первого - третьего триггеров 43-45 и переводит их в состо ни  1,0,0,

При этом управл ющие сигналы на четвертом 84 и шестом-восьмом 86-88 выходах блока 2 снимаютс , что приводит к возвращению счетчика 48 в исходное положение, коммутатор 11 преобразовател  отключает выходы счетчика 48 и подключает выходы регистра 9 к адресным входам блока 7 оперативной пам ти. Состо ни  1S0,0 пер- вого-третьег.: триггеров 43-45 вызывают по вление на входах п того элемента И-НЕ 53 логических 1, а на входах первого элемента ИЛИ 61 - логических О. При этом, если на первый вход 77 блока 2, соединенный с первыми входами элементов И-НЕ 53 и ИЛИ 61, поступает логический О с первого выхода шифратора 6 (запрос обслуживани  канала 12 отсутствует ), то блок 2 управлени  находитс   н режиме ожидани , ч «эк как логический О, поступавший на третий вход двенадцатого элемента И-(IE 60, запрещает прохождение синхроимпульсов на С-входы первого-третьего триггеров 43-45 и их состо ние 1,0,0 сохран етс  (фиг.5м).

При по влении на первом входе 77 блока 2 управлени  запроса обслуживани  канала 12 (логическа  1, фиг.5м), на выходе п того элемента И-НЕ 53 формируетс  отрицательный импульс (фиг.5н), поступающий через первый выход 81 блока 2 на вход разрешени  записи регистра 9 адреса, а логическа  1, сформированна  на выходе первого элемента ИПИ 61, разрешает прохождение очередного синхроимпульса на С-входы первого-третьего триггеров 43-45 и переводит в состо ни  1,0,1, подготовленные сигналом с выхода п того элемента И-НЕ 53,

При этом с выхода третьего элемента НЕ 73 через седьмой выход 87 блока 2 на первый управл ющий вход блока 7 оперативной пам ти подаетс  логическа  1 (фиг.Зк), подготавлива  его к считыванию, а на выходе шестого элемента И-НЕ 54 формируетс  логический О, разрешающий прохождение импульса с пр мого выхода п того триггера 47 через шестой элемент ИЛИ 66 на вход первого элемента И 68, на другом входе которого присутствует сигнал разрешени  (логическа  1), поступающий с выхода седьмого элемента ИЛИ 67, так как на его вход подаетс  логическа  1 с выхода третьего элемента НЕ 73, Отрицательный импульс с выхода первого элемента И 68 через восьмой выход 88 блока 2 поступает на второй управл ющий вход блока 7 оперативной пам ти (фиг.5л), по которому производитс  чтение п-раз- р дной  чейки по i-му адресу. Одновременно на дес том выходе 90 формируетс  положительный импульс (фиг.5о) передний фронт которого совпадает с серединой длительности импульса чтени  (фиг.5л).

Таким образом, импульс, поступающий с дес того выхода 90 блока 2 на второй управл ющий вход регистра 5, производит запись в регистр 5 числа, считанного с блока 7 оперативной пам ти .

0

5

0

5

0

5

0

5

0

5

Дальнейша  работа блока 2 управлени  зависит о г того, накоплено в регистре S п-разр дное слово или нет.

Если преобразование не закончено, то с выхода (п+1)-ю разр да регистра 5 логический О поступает через четвертый вход 80 блока 2 на D-вход четвертого триггера 46, состо ние которого не измен етс  с приходом на его С-вход синхроимпульса. Поэтому низкий уровень на пр мом выходе четвертого триггера 46, поступающий на первый вход п того элемента ИЛИ 65, на второй вход которого приходит также низкий уровень с выхода шестого элемента И-НЕ 54, вызывает по вление на выходе п того элемента ИЛИ 65 логического О, который- устанавливает с помощью восьмого элемента И-НЕ 56 на D-входе второго триггера 44 логическую 1, На D-входах первого 43 и третьего 45 триггеров при этом по вл ютс  логические О. I

Таким образом, с приходом очередного синхроимпульса на С-входы первого-третьего триггеров 43-45 они переход т из состо ний 1,0,1 в состо ни  0,1,0. При этом на седьмом 87 и восьмом 88 выходах блока 2 управлени  формируютс  сигналы (фнг.5к,л), по которым содержимое регистра 5 записываетс  в i-ю  чейку блока 7 оперативной пам ти, соответствующую обслуживаемому каналу 12, а на третьем выходе 83 блока 2 управлени  формируетс  сигнал сброса в исходное по- ложение п того триггера 22 обслуженного канала 12 (фиг.5п).

I

С приходом на С-входы первого- третьего триггеров 43-45 очередного синхроимпульса они снова переход т в состо ни  1,0,0 и далее блок 2 управлени  вырабатывает все необходимые управл ющие сигналы по обслуживанию следующего канала 12.

Если преобразование по какому-либо каналу 12 закончено, т.е. в регистре 5 накоплено n-разр дное слово , то первый-третий триггеры 43-45 блока 2 управлени  переход т из состо ний 1,0,1 в состо ни  0,0,0,

При этом в отличие от первоначального состо ни , кроме сигнала сброса в исходное положение регистра 5, одновременно на третьем выходе 83 блока 2 управлени  формируетс  сигнал

сброса п того триггера 22 обслуживаемого канала 12 (фиг.5ж,п). Это достигаетс  тем, что маркер приема, по вившийс  в (п+1)-м разр де регистра 5, записываетс  в четвертый триггер 46 блока 2 управлени  и логическа  1 с его пр мого выхода (фиг.Зр) поступает на второй вход второго, элемента ИЛИ 62 и формирует на его выходе логическую 1, поступающую на второй вход второго элемента И-НЕ 50 на первый вход которого приходит также логическа  1 с инверсного выхода третьего триггера 45. При этом с выхода второго элемента И-НЕ 50 на третий выход 83 блока 2 управлени  поступает сигнал дл  сброса п того триггера 22 обслуживаемого канала 12 (фиг.Зи).

Одновременно первый-третий триггеры 43-45 подготавливаютс  к переходу в следующее состо ние. Сигналы низкого уровн  с инверсного выхода четвертого триггера 46 и выхода третьего элемента И-НЕ 50 поступают на входы четвертого элемента ИЛИ 64, и логический О, сформированный на его выходе, устанавливает седьмой элемент И-НЕ 55 в состо ние логической 1, котора  подаетс  на D-вход первого триггера 43. С выхода первого элемента И-НЕ 49 сигнал низкого уровн  поступает на входы восьмого 56, дев того 57 элементов И-НЕ и устанавливает на их выходах логические 1, которые подаютс  на D-входы второго 44 и третьего 45 триггеров,

Таким образом, с приходом очередного синхроимпульса на С-входы первого-третьего триггеров 43-45 они - переход т в состо ни  1,1,1.

При этом на шестом выходе 86 блока 2 управлени  формируетс  маркер (фиг,5з), который по сигналам, сформированным на седьмом 87 и восьмом 88 выходах блока 2 управлени (фиг.5к л), записываетс  в первый разр д i- n-раэр дной  чейки блока 7 (адрес обслуженного канала 12 сохран етс  на регистре 9 адреса до перехода блока 2 управлени  в состо ние 1,0,0).

Положительным перепадом сигнала с выхода первого элемента И 68 в четвертый триггер 46 записываетс  логический О (фиг.5 л,р), так как регистр 5 обнулен и на D-вход четвертого триггера 46 поступает с (п+1)- го разр да регистра 5 логический О

10

5

0

5

0

35

40

45

50

5

Очередной синхроимпульс, поступающий с выхода дес того - лемента И-НЕ 58, переводит первый-третий триггера 43-45 в состо ни  1,0,0 и далее вс  работа блока 2 управлени  повтор етс  .

Таким образом, за врем , равное периоду между двум  информационными разр дами входного кода, происходит прием и обработка одного разр да информации во всех К каналах преобразовани , причем прием каждого п-раз- р дного информационного слова происходит с одновременным его преобразованием и в отличие от известного преобразовател  не требуетс  проме-. жуточного хранени  накопленных слов. Поэтому преобразование может быть непрерывным без предварительного «акоп- лени  N слов.

Предлагаемый преобразователь позвол ет производить преобразование любых входных кодов, как бипол рных, так и двоичных, как с паузами, так и Лез пауз, что расшир ет область его применени .

Кроме того, предлагаемый преобразователь позвол ет одновреме производить в одних каналах 12 преобразование бипол рных входных кодов, а в других каналах 12 преобразование двоичных входных кодов, причем скорость поступлени  входной информации дл  разных каналов 12 может быть различной , что также расшир ет область его применени .

Claims (1)

1. Формула изобретени 

   1, Преобразователь последовательного кода в параллельный, содержащий генератор импульсов, блок управлени , блок контрол  нечетности, мультиплексор,выходной регистр и К каналов преобразовани , каждый из которых включает в себ  первый-п тый триггеры, первый-четвертый элементы И, первый-п гый элементы ИЛИ, первый и второй элементы НЕ   инвертор, вход которого объединен с входом первого элемента НЕ и  вл етс  первым информационным входом канала преобразовани , выход первого элемента НЕ соединен с S-входом первого триггера и первым входом первого элемента ИЛИ, выход инвертора через второй элемент НЕ подключен к R-входу первого триггера и второму входу первоI ;

   го (ммп И;ГИ, о т л и ч л ю ш и г   тем, чти , г цепью расширени  оласти применени  за с«от преобразовани  ДРОИЧНОГО кода, повышени  быстродействи  и упрощени  преобразовател , в него введены шифратор,бло оперативной пам ти, дешифратор, регистр адреса, элемент ИЛИ,коммутатор , а в каждый канал преобразовани  - п тый элемент И и третий и чевертый элементы НЕ, вход третьего элемента НЕ объединен с первыми входами второго и третьего элементов ИЛИ и  вл етс  первым управл ющим входом канала преобразовани , выход третьего элемента НЕ соединен с первыми входами четвертого и п того элементов ИЛИ, вторые входы которых  вл ютс  вторыми соответственно управл ющим и информационным входами канала преобразовани , пр мой выход первого триггера соединен с вторым входом второго элемента ИЛИ, выход которого и выход п того элемента ИЛ подключены к первому и второму входам первого элемента И, выход которго соединен с D-входом второго триггера , выход первого элемента ИЛИ соединен с вторым входом третьего элемента ИЛИ, выход которого и выхо четвертого элемента ЕЛИ подключены первому и второму входам второго элмента И, выход которого соединен с D-входом третьего триггера, пр мой выход которого подключен к D-входу четвертого триггера и первому входу третьего элемента И, инверсный выход четвертого триггера соединен с вторым входом третьего элемента И, выход которого через четвертьй элемент НЕ и непосредственно подключен соответственно к С-входу второго и J-входу п того триггеров, пр мой и инверсный выходы п того триггера соединены с первыми входами соответственно четвертого и п того элементов И, вторые входы которых в первом канале преобразовани  подключены к выходу источника логической единицы, выход п того элемента И каждого канала преобразовани , кроме последнего , соединен с вторыми входами четвертого и п того элементов И последующего канала nppoff разовани , пр мой выход второго триггера каждого канала преобразовани  соединен с соответствующим информационным входом мультиплексора, выход четвертого эле

   8

   мента И каждсно к .и к- га ript-обрлчсша- ни  подключен к соответствующему входу шифратора, первый выход Koiopoio соединен с мерным входом блока управлени , перлый выход которого и вторые выходы шифратора подключены соответственно к рходу разрешени  записи и информационным входам регист- JQ ра адреса, выходы которого соединены с входами дешифратора, первыми информационными входами коммутатора, адресными входами мультиплексора и  вл ютс  адресными выходами преобра- 5 зовател , второй и третий выходы блока управлени  подключены соответственно к С-входам третьего-п того триггеров всех каналов преобразовани  и первому К-входу .п того трнг- 0 гера всех каналов преобразовани , вч- ходы дешифратора подключены к вторым Квходам п тых триггеров соответствующих каналов преобразовани , второй вход блока управлени  объединен с 5 Rвходами п тых триггеров всех каналов преобразовани  и  вл етс  входом запуска преобразовател , выход генератора соединен с третьим входом блока управлени , четвертый, п тый и 0 шестой выходы которого подключены соответственно к управл ющему и вторым информационным входам коммутатора и первому входу элемента ИЛИ, выходы которых соединены соответственно а с адресными и первым информационным J входами блока оперативной пам ти, выход мультиплексора подключен к первому информационному входу выходною регистра, выход первого разр да ко- 0 торого подключен к первому информационному входу блока контрол  нечетности , второму входу элемента ИЛИ и  вл етс  первым информационным выходом преобразовател , выходы второго 5 n-го разр дов выходного регистра (п. - разр дность слов входного кода) соединены с одноименными информационными входами блока контрол  нечетности и блока оперативной пам ти и  в- Q л ютс  одноименными информационными выходами преобразовател , выход (п+ +1)-го разр да выходного регистра подключен к управл ющему входу блока контрол  нечетности, четвертому вхо- 5 ДУ блока управлени  и  вл етс  управл ющим выходом преобразовател , седьмой-дес тый выходы блока управлени  соединены соответственно с первым и вторым управл ющими входами

   блока оперативной пам ти и выходного регистра, выходы первого - пто разр дов блока оперативной пам ти подключены соответственно к второму - (п+1)-му информационным входам выходного регистра, выход блока контрол  нечетности  вл етс  контрольным выходом преобразовател .

   2„ Преобразователь по п.1, о т- личающийс  тем, что блок управлени  содержит первый-п тый триггеры, счетчик , первый-двенадца- . тый элементы И-НЕ, первый-седьмой элементы ИЛИ, первый-третий элементы И и первый-шестой элементы НЕ, первые входы первого элемента ИЛИ и п того элемента И-НЕ объединены и  вл ютс  первым входом блока, R-вхо- ды всех триггеров объединены с первым входом одиннадцатого элемента И-НЕ и  вл ютс  вторым входом блока, С-вход п того триггера объединен с первым входом дес того и вторым в хо- дом одиннадцатого элементов И-НЕ и  вл етс  третьим входом блока, D- вход четвертого триггер   вл етс  четвертым входом блока, пр мой выход п того триггера подключен к второму входу дес того элемента И-НЕ и первому входу шестого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, инверсный выход п того триггера подключен к третьему входу одиннадцатого элемента И-НЕ, выход которого соединен через четвертый элемент НЕ и непосредственно с первыми входами соответственно второго элемента И и седьмого элемента ИЛИ, выход которого подключен к второму входу первого элемента И, пр мой выход четвертого триггера соединен с первыми входами второго и п того элементов ИЛИ, выходы которых подключены к первым входам соответственно второго и восьмого элементов И--НЕ, инверсный выход четвертого триггера соединен с первым входом четвертого элемента ИЛИ, выход которого подключен к первому входу седьмого элемента И-НЕ, выход которого соединен с D-входом первого гера, пр мой выход которого подключен к второму входу п того элемента И-НЕ, выход которого соединен с вторым входом седьмого и первым входом дев того -шементов И-НЕ и  вл етс , первым выводом блока, выход дес того

   элемента И-НЬ соединен с входом шестого элемента НЕ и  вл етс  вторым выходом блока, выход шестого элемента НЕ подключен к первому входу двенадцатого элемента И-НЕ и счетному входу счетчика, выход переполнени  которого соединен с первым входом третьего элемента И, инверсный выход

   первого триггера подключен к первому входу первого и четвертого элементов И-НЕ и второму входу первого элемента ИЛИ, выход которого соединен с вторым входом двенадцатого элемента

   5 И-НЕ, выход которого подключен к второму входу третьего элемента И, выход которого соединен с С-входами первого-третьего триггеров, выход первого элемента И-НЕ подключен к

   0 входу первого элемента НЕ и вторым входам восьмого и дев того элементов И-НЕ, выходы которых соединены с D-входами соответственно второго и третьего триггеров, пр мой выход

   5 второго триггера подключен к третьему входу первого элемента ИЛИ, входу третьего элемента НЕ, первому входу третьего элемента И-НЕ и второму входу второго элемента ИЛИ, выход вто0 Рого элемента И-НЕ подключен к пер- вому входу третьего и второму входу четвертого элементов ИЛИ и  вл етс  третьим выходом блока, выход третьего элемента И-НЕ соединен с входом второго элемента НЕ и третьим входом седьмого элемента И-НЕ, инверсный выход второго триггера подключен к третьему входу п того, второму входу первого и первому входу шестого элеп ментов И-НЕ, пр мой выход третьего триггера соединен с вторыми входами третьего, четвертого и шестого элементов И-НЕ и четвертым входом первого элемента ИЛИ, выход четвертого

   5 элемента И-НЕ подключен к третьему входу двенадцатого элемента И-НЕ и входу обнулени  счетчика и  вл етс  четвертым выходом блока, выходы разр дов счетчикз  вл ютс  п тыми выхоп дами блока, выход второго элемента НЕ  вл етс  шестым выходом блока, выход третьего элемента НЕ подключен к вторым входам третьего и седьмого элементов ИЛИ и  вл етс  седьмшм выг- ходом блока, выход первого элемента И соединен с С-входом четвертого триггера и  вл етс  восьмым выходом блока, выход первого элемента НЕ  вл етс  дев тым выходом блока, инвер5

   сны и РЫХОД трртьгю грип рра под-того -элементов ilJIH и входом п того

   ключеи к второму входу второго и чет- элемента НЕ, выход которого подклю- вертому входу п того плементон И-НЕ,чсн к второму входу второго элемента

   выход шестого элемента И-НЕ сосци- нен с вторыми нходами п того и шес И, выход которого  вл етс  дес тым выходом блока.

   .М.1

   J7./ 6.1

   Фиг.1

   И, выход которого  вл етс  дес тым выходом блока.

   35.1

   №

   7/

   Л 72

   №AwllfJl2 J3jjH Is йОЙЙсЬЙЙ

   $Н

   7

   rfl

   С

   начало

   В

   Сброс регистра

   Г

   Запись маркера 8 длок 7 по осем к адресам

   Чтение из блока 7 в регистр 5 и з мсь о первыйо а зр  о регистра 5 информации приема

   и

   сброс регистра 5 и триггера 27 L-го канала 12

   К

   Запись маркера в блок 7 по I -му адресу

   )

   Записьо блок 7 из регистра 5 и сдрос триггера 21 i-го канала 12

   .З

   а

   i

   01

   г

   д е

   ж

   JTVHrf7Lrriiijm-urwsri v rm

   -ц-

   .J

   LJ

   LJ

   ЪГЪГ

   LT

   LJTJLJ

   0

   I-TJ

   0

   JU

   .

   II

   I I I

   Фиг. k

   gUlJlJlJTJX JTrLrTJTjnLJ

   tf

   .-Л-ГЛ.-.

   Ж

   и

   л м н

   т

   { „„.„,---1,---,--, . I - -,-- II

   ,.

   0jЗг$з ffs °з fft, of &g G3

   Фие.5

   Составитель О.Ревинский

   Редактор М.Бланар Техред М.Дидык Корректор с.Шекмар

   Заказ 2702/57 Тираж 885Подписное

   ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производгтвенно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101

   LJ

   LJ

   LJTJLJ

   0

   I-TJ

   0

   .

   о

   I I I