SU1444787A1 - Устройство дл сопр жени канала передачи данных с магистралью - Google Patents

Abstract

Изобретение относитс  к области передачи и преобразовани  сигналов и может быть применено в информационно-измерительных системах. Целью изобретени   вл етс  повьшение достоверности передачи информации. Дл  достижени  данной цели в устройство введены второй блок буферной пам ти, блоки шинных формирователей, счетчики , триггеры, элементы И-НЕ, исключа  тем самым потерю информации при обмене ею с магистралью, а также блок управлени , осуществл ющий стро- бирование моментов переключени  элементов схемы и предотвращающий сбои логических элементов при работе устройства . Применение устройства не дает сбоев при работе и обеспечивает достоверность преобразуемых сигналов, что актуально при эксплуатации в составе промышленных комплексов автоматизированных систем управлени . 1 3.п. ф-лы, 2 ил. (Л

Description

4

4 4

00

vl

Изобретение относитс  к области передачи и преобразовани  сигналов и может быть применено в информационно-измерительных системах. В промыш- ленных информационно-измерительных системах в качестве источника информации используютс  промьшшенные системы телемеханики, которые передают сигналы с ширртно-импульсной модул - цией. Дл  обеспечени  возможности ввода таких сигналов в групповой информационный тракт, например св зи с ЭВМ, необходимо преобразовать ши- ротно-импульсные сигналы в двоичные коды соответсч вующего формата, запомнить их и на заданном такте ввести в групповой информационный тракт.

Целью изобретени   вл етс  повышение достоверности передачи инфор- мации.

На фиг. 1 показана схема устрой-, ства-, на фиг. 2 - схема блока управлени . . .

Устройство содержит источник 1

ъ,входных импульсов (канал св зи), преобразователь 2 входных импульсов в цифровой код, входы 3-7 блока управлени , блоки 8, 9 буферной пам ти, блоки 10, 11 шинных формирователей, магистраль 12, счетчики 13-16, триггеры 17-20, третий и четвертый выходы 21, 22 блока управлени , триггеры 23-26, первый, второй, п тый и шестой выходы 27-30 блока управлени , элементы И-НЕ 31, 32, элементы НЕ 33, 34, дев тый выход 35 блока управлени , первый элемент НЕ 36, третий и четвертый элементы И-НЕ 37, 38, второй и четвертый элементы НЕ 39, 40, восьмой и седьмой выходы 41,42 блока управлени , п тый и третий элементы НЕ 43, 44, п тый элемен И-НЕ 45, коммутатор 47, состо щий из элемента И-ИЛИ 46 и элементов НЕ 33, 34.

Блок управлени .устройства (см. фиг. 2) содержит шифратор 48 управл ющих сигналов, регистр 49 сдвига, первый, второй и третий регистры 50, 51, 52 (буферной пам ти), дешифратор 53, первый и второй триггеры 54 и 55, первый - четвертый элементы И 56-59, первый и второй элементы И-НЕ 60, 61.

Устройство работает следующим об- разом.

Импульсы с выходов преобразоватв л  2 через соответствующие триггеры

O 5

0

5

O

5

5

0

5

0

18 и 19 поступают на входы блоков 8 и 9. Блоки 8 и 9 пам ти представл ют собой последовательно соединенные регистр сдвига, выполненный на микросхеме К155ИР1, и пам ть, выполненную на микросхеме К155РУ2.

Синхронизаци  работы всех узлов устройства осуществл етс  блоком управлени  (см. фиг. 2), основу которого составл ет регистр 49 сдвига, к , выходам которого подключены три регистра 50, 51 и 52 пам ти и дешифратор 53. Дл  формировани  управл ющих воздействий информаци  о работе элементов и блоков устройства, а так-. же тактовые импульсы поступают на входы элементов И 56-59 и триггера 54. На выходах элементов И 56-59 в моменты совпадени  сигналов от блока управлени  и соответствующих узлов схемы по вл ютс  сигналы, которые поступают на соответствующие входы регистра 49 сдвига и задают требуемое управл ющее воздействие. Последовательность чередовани  импульсов на выходах 21,22,27-30, 35,41,42 определ етс  регистрами 50, 51 и 52 буферной пам ти, в которые предварительно записана информаци  о последовательности чередовани  сигналов на выходах дешифратора 53. Управл ющие сигналы с выходов дешифратора 53 стробир уют моменты переключени  основных функциональных элементов и блоков устройства.

Дл  повышени  достоверности передачи сигналов запись информации осуществл етс  параллельно в первый и второй блоки 8 и 9 одновременно, если сигналов из магистрали 12 не поступало . Разрешение на запись при приходе от блока управлени  соответствующего сигнала поступает через элементы И-НЕ 31 и 32. Смена же адреса (оп ть при разрешающем сигнале от блока управлени ) осуществл етс  через .коммутатор . Если из магистрали поступают сигналы обращени  к устройству, то через элементы 37-40, 43-45 и триггер 2б устройство переводитс  в состо ние, когда в один блок буферной пам ти информаци  будет продолжать записьшатьс , а из другого будет поступать в магистраль. Дл  согласовани  выходов блоков буферной пам ти с магистралью используютс  блоки шинных формирователей 10 и 11.

3и

Различные по длительности импульсы от источника 1 через преобразователь 2 поступают на вход сброса счетчика 13. Тактова  частота преобразовател  такова, что длительности импульсов , соответствующие 1 и О, меньше , чем врем  переключени  счетчика 13 из первой в последнюю позицию. Только в конце информационной серии по приходу сверхдлинного фазирующего импульса счетчик 13 успевает досчитать до последней позиции. Триггер 23 переключитс , на вход 6 блока управлени  поступит сигнал прихода фазирующего импульса, после чего блок управлени  выдаст команду установки всех элементов в начальное состо ние котора  через выходы 27, 28, 35 и 41 приведет к начальному состо нию триггеры и счетчики устройства. Одновременно сигнал с выхода счетчика 13 через элемент НЕ 36 обнулит триггеры 24 и 25.

Тактирование работы блока управлени  осуществл етс  импульсами с выходов элементов И-НЕ 60 и 61, работой которых управл ют триггеры 54 и 55.

Claims (2)

1. Устройство дл  сопр жени  канала передачи данных с магистралью, содержащее преобразователь входных импульсов в цифровой код, входы которого  вл ютс  входами устройства дл  подключени  к выходам канала св зи, первый счетчик, счетный вход и вход сброса которого соединены соответственно с первым тактовым выходом и с первым выходом наличи  входного импульса преобразовател  входных импульсов в цифровой код, второй счетчик, третий счетчик, группа выходов которого соединена с группой адресных входов первого блока буферной пам ти, отличающеес  тем, что, с целью повьплени  достоверности передачи информации, устройство содержит второй блок буферной пам ти, два блока шинных формирователей , коммутатор, четвертый счетчик, элементы НЕ, И-НЕ, триггеры и блок управлени  , причем входы сброса первого и второго триггеров соединены с первым выходом блока управлени , входы сброса третьего и четвертого триггеров соединена с вторым выходом блока управлени , вход сброса п того

0

Д7874

триггера соединен с третьим выходом блока управлени , синхровходы шестого и седьмого триггеров соединены соответственно с вторым и первым выходами наличи  входного импульса преобразовател  входных импульсов в цифровой код, нулевой выход седьмого триггера соединен с информационным входом четвертого триггера, син- хровход и единичный выход которого соединены соответственно с первым выходом наличи  входного импульса преобразовател  входных импульсов в цифровой код и первым входом логического услови  блока управлени , информационный вход шестого триггера через первый элемент НЕ соединен с выходом первого счетчика и синхро- входом п того триггера, единичный

0 выход которого соединен с вторым

входом логического услови  блока управлени , синхровход и единичный выход второго триггера соединены соответственно с первым информацион ным выходом преобразовател  входных импульсов в цифровой код и информационным входом первого блока буферной пам ти, группа выходов которого соединена с группой информационных

0 входов первого блока шинных формирователей , группа выходов которого  вл етс  первой группой выходов устройства дл  подключени  к магистрали , синхровход и единичный выход

5 третьего триггера соединены соответственно с вторым информационным выходом преобразовател  входных импульсов в -цифровой код и информационным входом второго блока буферной

0 пам ти, группа адресных входов и

группа выходов которого соединены соответственно с группой выходов четвертого счетчика и группой информационных входов второго блока шинных

5 формирователей, группы выходов которого  вл етс  группой выходов устройства дл  подключени  к магистрали , входы записи первого и второго блоков буферной пам ти соединены соQ ответственно с выходами первого и второго элементов И-НЕ, первые входы которых соединены с четвертым выходом блока управлени , единичный выход восьмого триггера соединен с

е первым входом третьего элемента И-НЕ и через второй элемент НЕ - с входом сброса третьего счетчика, вторым входом первого элемента И-НЕ, первым информационным входом коммутатора.

входом чтени  второго блока буферной пам ти и через третий элемент НЕ - с управл ющим входом второго блока шинных формирователей,,нулевой выход восьмого триггера соединен с первым входом четвертого элемента- И, входом данных восьмого триггера и через четвертый элемент НЕ - с входом чтени  первого блока буферной пам ти, вторым информационным входом коммутатора , вторым входом второго элемента И-НЕ, входом сброса четвертого счетчика и через п тый элемент НЕ - с управл ющим входом первого блока шинных формирователей, первый и второй выходы коммутатора соединены соответственно с синхровходами третьего и четвертого счетчиков, п тый и шестой выходы блока управлени  сое- динены соответственно со стробирую- щими входами первого и второго блоков буферной пам ти, первый вход п того элемента И  вл етс  входом устройства дл  подключени  к шине син- хронизации магистрали, вторые входы третьего, четвертого и п того злемен- тфв И подключены к шине чтени  магистрали , выходы третьего и четвертого элементов И соединены с установоч- ными входами восьмого триггера, выход п того элемента И Соединен с первым управл ющим входом коммутатора, второй управл ющий вход которого соединен с седьмым выходом блока управлени , стробирующие входы третьего и четвертого счетчиков соединены с восьмым выходом блока управлени , единичный выход первого триггера соединен с третьим входом логического услови  блока управлени  и синхровхо- дом второго счетчика, вход сброса и выход которого соединены соответственно с дев тым выходом и четвертым

входом логического услови  блока уп равлени , синхровход первого тригге-

ра соединен с вторым выходом наличи  входного импульса Преобразовател 

5 д

ц

0

входных импульсов в цифровой код, второй тактовый выход которого соединен с тактовым входом блока управлени .

2. Устройство по п. 1, отличающеес  тем, что блок управлени  содержит регистр сдвига,три регистра , дешифратор,два триггера,четыре элемента И, два элемента И-НЕ и шифратор управл ющих сигналов, причем группа выходов регистра сдвига соединена с группами информационных входов первого , второго и третьего регистров, группа выходов первого регистра соединена с первой группой информационных входов регистра сдвига, втора  группа информационных входов которого соединена с выходами с первого по четвертый элементов И, первые входы которых  вл ютс  с первого по четвертый входами логического услови  блока, а вторые входы соединены с выходами второго регистра, выходы третьего регистра соединены с информационными входами дешифратора, первый и второй выходы которого  вл ютс  соответственно четвертым и третьим выходами блока, второй выход и группа выходов дешифратора соединены с входами шифратора управл ющих сигналов , выходы которого  вл ютс  первым, вторым и с п того по дев тый выходами блока, выходы первого и второго элементов И-НЕ соединены соответственно с тактовыми входами регистра сдвига и дешифратора, а их первые входы соединены с единичньм выходом первого триггера, синхровход которого  вл етс  тактовым входом блока, а вход данных и синхровход второго триггера соединены с нулевым выходом первого триггера, второй вход первого элемента И-НЕ соединен с единичным выходом второго триггера, вход данных которого и второй вход второго элемента И-НЕ соединены с нулевым выходом второго триггера.

фиг.2.