SU1418652A1 - Устройство дл программного управлени - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  программного управлени  технологическим оборудованием , например автоматами укладки радиокрмпонентов на печатные платы . Цель изобретени  - повышение быстродействи  устройства. Устройство дл  программного : управлени  содержит пульт управлени ,-блок ввода информа-, ции 2, блоки пам ти 3, 5, дешифратор 6, блок управлени  4, регистры 7, 12, блоки сравнени  9, 10, счетчики импульсов 13, 14 и коммутатор 11. Данна  схема позволила исключить непроизводительные потери времени на поиск начала, повтор емого фрагмента технологической программы, что упрощает устройство дл  программного управлени  и повьшает производительность оборудовани . 3 ил., 1 табл.

Description

(Л

сх а

СП Ю

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  программного управлени  технологическим оборудова- нием, например автоматами укладки радиокомпонентов на печатные платы, автоматами сборки микросборок, станками дл  прошивки ПЗУ и т.д.

Цель изобретени  - повышение бы- стродействи  устройства. I На фиг. 1 представлена схема уст- ;ройства дл  программного управлени ; на фиг. 2 - схема блока ввода информации; на фиг. 3 - схема блока управлени .

: Устро йство содержит пульт 1 управ- |лени , выход которого св зан с первы- ми управл ющими входами блока 2 ввода ;информации, блока 3 пам ти, блока 4 управлени  и блока 5 пам ти. Информационный выход блока 2 ввода информации св зан с информационным входом блока 3 пам ти, а синхронизирующий Выход - с вторым управл ющим входом Ьлока 4 управлени . Выход дешифратора 6 св зан с вторым управл ющим вхо- jii,oM блока 2 ввода информации, третьим управл ющим входом блока 4 управлени  и первым управл ющим входом регистра 7, а также с одним из входов элемента И 8, второй вход которого св зан с первым управл ющим выходом блока 4 управлени , а выход - с синхронизирующими входами блоков 9 и 10 срав- йени .

Вход блока 5 пам ти и первый вход коммутатора 11 соединены с выходом регистра 12, второй информационный вход блока 9 сравнени  - с выходом регистра 7 и входом регистра 12, а второй вход блока 10 сравнени  - с выходом счетчика 13. Выход блока 9 сравнени  соединен с четвертым управл ющим входом блока 4 управ- лени  и счетным входог; счетчика 13 импульсов, а выход блока IО сравнени  - с п тым управл ющим входом блока 4 управлени . Выход блока 5 пам -ти св зан через коммутатор I1 с адрес- вым входом счетчика 14 импульсов. Второй управл ющий выход блока 4 управлени  св зан с управл ющими входами регистров 7 и 12, блока 5 пам ти, счетчиков 13 и 14, коммутатора 11 и блока 3 пам ти. Выход счетчика 14 со- .единен с вторым информационньм входом регистра I2 и адресным входом блока 3 пам ти. Информационный вход блока

3 пам ти св зан с дешифратором 6 и информационным входом регистра 7. Вход 15 и выход 16 блока 4 управлени   вл ютс  управл ющими входом и выходом устройства .соответственно, выход 17 регистра 7  вл етс  информационным выходом устройства.

В таблице представлены сигналы, используемые при описании работы устройства .

В состав блока 2 ввода информации (фиг. 2) вход т формирователь 18 сигналов , триггер 19 и формирователь 20. Входы формировател  18 св заны с источником информации, его информационные выходы а соединены с блоком 3 пам ти , а синхронизирующий выход - с блоком 4 управлени . Входы триггера 19 св заны по линии с с пультом 1 и по линии d - с дешифратором 6, а выход - с входом формировател  20.

При использовании в качестве источника информации фотосчитьшающего устройства ФСУ-П формирователь 18 сигналов представл ет собой набор резисторов , подключенных между выходами ФСУ-П и напр жением питани  + 5 В. Формирователь 20 предназначен дл  формировани  стартового импульса ФСУ-П амплитудой + 12 В.

При поступлении на вход триггера 19 блока 2 сигнала с с пульта.1 управлени  триггер 19 устанавливаетс  в нулевое состо ние. Сигнал с выхода последнего поступает на вход формировател  20, вызыва  формирование на его выходе активного уровн  сигнала Старт. Происходит последовательное считьюание информации и синхронизирующих сигналов с перфоленты и преобразование их в сигналы d, fc ТТЛ- уровн . При считывании кода Конец программы на вход триггера 19 поступает сигнал по линии d дешифратора 6 и переводит его в исходное состо ние. При этом снимаетс  сигнал Старт. В режиме Работа сигнал пульта 1 с блокирует триггер 19 в исходном положении .Блок 3 пам ти 5 имеет байтовый формат. Считываема  информаци  буфе- рируетс  с помощью регистра. Имеетс  возможность наращивани  емкости блока 3 пам ти модул ми по К байт. Дл  этого каждый модуль должен быть оснащен стробируемым дешифратором адреса, который должен управл тьс  старшими г разр дами адреса, поступающего из

25

счетчика 14, и синхронизироватьс  . стробирующим сигналом Выбор кристалла 1 блока 4 управлени . Этот же сигнал стробирует занесение информации . в буферный регистр блока пам ти.

Блок 4 управлени  (фиг. 3-) содержит генератор 21, выход которого св зан с первым входом триггера 22, второй вход которого св зан с выходом д логического узла 23. На входы логического узла 23 поступают сигналы дешифратора 6 е, f, g, h, i и сигналы k готовности исполнительных механизмов к приему команд с входа 15 устройства . Выход триггера .22 соединен с первым входом коммутатора 24, на . второй вход которого подаютс  сигналы b из блока 2 ввода информации и сигнал fr пульта 1. Выход коммутатора 20 24 соединен через цепочку 25 с управл ющим входом блока 3 пам ти по линии 1, счетным входом счетчика 14 и с входом укорачивающей цепочки 26, с выхода которой сигнал m поступает на регистр 7 и укорачивающую цепочку 27. Выход цепочки 27 соединен с первым входом элемента И 28 и синхронизирующими выходами триггеров 29 и 30. На первый управл ющий вход триггера 29 поступает сигнал g дешифратора 6 Начало программы, на первый управл ющий вход триггера 30 - сигнал R с пульта 1. Выход триггера 29 св зан с входом логического узла 23, вторым входом элемента И 28., выход которого соединен с входом укорачивающей цепочки 31. Выходной сигнал цепочки 31 поступает на вход логического узла 32 и укорачивающей цепочки 33. На остальные входы логического узла 32 подаютс  сигналы по линии с из пульту 1, h и i из дешифратора 6, а выход по линии п св зан с регистром 12 и счетчиком 13 импульсов.

Выход цепочки 33 соединен с логическими узлами 34 и 35 и укорачивающей цепочкой 36. На второй, третий и четвертый входы логиче.ских узлов 34 и 35 поступают сигналы с пульта 1, h, i(z) дешифратора 6 (блока 9 сравнени ) . Выходы узлов 34 и 35 по лини м о и р соединены с блоком 5 пам ти и счетчиком 14. Выход укорачивающей цепочки 36 соединен с элементами И 37,

И 38 по лини м,г и s св заны с бло ми 9 и 10 сравнени , а выход соедин с вторым управл ющим входом тригге 30. Установочные входы триггеров 2 и 30 соединены с выходом триггера на первый и второй входы которого п лини м с и d подаютс  сигналы из ; пульта 1 и дешифратора 6. Выход тр гера 30 по линии t соединен элемен И 8 и коммутатором 11, а выход три гера 39 по линий U св зан со счетч ком 14.

В качестве триггеров 22, 29 и 3 J5 использованы IIs-триггеры с входной логикой, причем триггер 22 использ етс  как TV-триггер. Логический уз 23 реализован с расширением по ИЛИ Логическа  функци  узла 23:

F1 RTVR1 Atfvg /hvive (k,A Ak,jA ,,,Лив)1, (

где RI - выходной сигнал триггера 29; е , k - сигнал дешифратора: 6 и с ответствующий ему сигнал готовности исполнительно механизма.

Логическое выражение в круглых скобках задаетс  с помощью программ рующих колодок.

Коммутатор 24 реализован на микр 35.схеме К155ЛР1.

Логический узел 32 реализует фун цию

30

40

45

50

F2 R2 Л (cAivcAh),

где R2 - сигнал укорачивающей цепоч ки 31 .. Логический узел 34 реализует фун цию

F3 R3 Л (ivcvh) ,

Где R3 - сигнал укорачивающей цепоч ки 33.

Логический узел 35 описываетс  в ражением-,

F4 ИЗЛ cA(hvr5G. (4 . Период колебани  генератора 21 в

вторые входы которых по лини м с сое- - бираетс  таким, чтобы длительность

.

д 20 18652 .4

И 38 по лини м,г и s св заны с блоками 9 и 10 сравнени , а выход соединен с вторым управл ющим входом триггера 30. Установочные входы триггеров 29 и 30 соединены с выходом триггера 39, на первый и второй входы которого по лини м с и d подаютс  сигналы из ; пульта 1 и дешифратора 6. Выход триг гера 30 по линии t соединен элементом И 8 и коммутатором 11, а выход триггера 39 по линий U св зан со счетчиком 14.

В качестве триггеров 22, 29 и 30 J5 использованы IIs-триггеры с входной логикой, причем триггер 22 использу-. етс  как TV-триггер. Логический узел 23 реализован с расширением по ИЛИ. Логическа  функци  узла 23:

F1 RTVR1 Atfvg /hvive (k,A Ak,jA ,,,Лив)1, (1)

где RI - выходной сигнал триггера 29; е , k - сигнал дешифратора: 6 и соответствующий ему сигнал готовности исполнительного механизма..

Логическое выражение в круглых скобках задаетс  с помощью программи-, рующих колодок.

I

Коммутатор 24 реализован на микро- схеме К155ЛР1.

Логический узел 32 реализует функцию

F2 R2 Л (cAivcAh),

(2)

где R2 - сигнал укорачивающей цепочки 31 .. Логический узел 34 реализует функцию

F3 R3 Л (ivcvh) ,

(3)

50

Где R3 - сигнал укорачивающей цепочки 33.

Логический узел 35 описываетс  ву- ражением-,

F4 ИЗЛ cA(hvr5G. (4) .Период колебани  генератора 21 вы-

динены с пультом 1. Выходы элементов 37 по лини м q св заны с. управл ющим выходом устройства. Входы элемента . .

полупериода колебаний На выходе триггера 22 обеспечивала надежное сраба- тьшание блока 3 пам ти. Длительность

импульсов, вырабатываемых укорачивающими цепочками 26, 27, 31, 33 и 36, в сумме должна быть меньше длительности полупериода колебаний, поступающих с триггера 22 дл  обеспечени  формировани  управл ющих сигналов по каждому коду, считываемому из блока 3 пам ти.

: Блок 4 управлени  функционирует IB режимах Запись и Работа. В ре- жиме Запись сигнал с пульта 1 пере- :ключае коммутатор 24 на работу по

rpaMT ibi происходит также формирование сигналов m цепочкой 26 и стробирую- щих сигналов, поступающих на синхро- низирующие входы триггеров 29 и 30. Дальнейшее распространение сигнала с выхода цепочки 27 блокируетс  элементом И 28, на первый вход которого подаютс  сигналы с цепочки 27, а на второй - выходной нулевой сигнал R1 триггера 29, В этом состо нии логический .узел 23 по нулевому сигналу R тригсинхронизирующим сигналам b блока 2

;ввода информации. По сигналу е -пульта tg гера 29 формирует единичный управл ющий сигнал независимо от сигналов дешифратора 6 на других входах. Входной сигнал логического узла 23 поступает на управл ющий вход триггера 22, раз- 20 реша  его работу.

При считьшан1-ги кода Начало программы дешифратор 6 выдает сигнал по . линии g, и при постзтлении синхрони- зир лощего сигнала .с выхода цепочки

1 триггер 39 снимает установочный сигнал с триггеров 29 и 30 и по линии t прекращает выдачу сигнала на вход, сброса счетчика 14. При вводе байта информации блок 2 ввода информации .формирует сигнал Ь, который, проход  , через коммутатор 24 и цепочку 25, вы- ;зывает формирование сигнала 1, поступающего в блок 3 пам ти ,и счетчик 14,

Выходным сигналом цепочки 25 произво- 25 27 триггер 29 устанавливаетс  в еди- ,дитс  запуск -цепочки 26, формирующей С игнал на линии т. Выходной сигнал цепочки 26 постзшает также на вход цепочки 27, с выхода которой сигнал Подаетс  на синхронизирующие входы триггеров 29 и 30 и вход элемента И 28. Дальнейшее распространение сиг- Нала блокируетс  элементом И 28, на Второй вход которого подаетс  нулевой сигнал с выхода триггера 29.

При считывании кода Начало программы из дешифратора 6 по линии g на триггер 29 поступает сигнал, разрешающий его срабатьшание по приходу

ничное состо ние, переключа  логический узел 23 на работу под управлением сигналов дешифратора 6.

При считывании кода Отработка 30 цикла дешифратор 6 вырабатывает сигнал лршии h,, и при распространении сигнала 1 по цепочкам 26, 27, 31, 33 и 36 вырабатываютс  сигналы т, п, о и р, причем сигналы о и р вырабатываютс  одновременно. По сигналу цепочки 27 триггер 30 устанаБливаетс . в единичное состо ние, вырабатьша.етс  сигнал на линии t. БЛОК 4 управлени  переходит в состо ние Отработка цик-

35

На синхронизирующий вход сигнала с це- Q ла.

йочки 27. После этого на вход элемен- При считьшании кода Метка по сигта И 28, поступает разрешающий-сигнал, с выхода триггера 29. В дальнейшем |При считьшании кода Метка по сигналам цепочек 3.1 и 33 вырабатываютс  сигналы на лини х п и о, поступающие на регистр 12 и блок 5 пам ти. При считывании кода Конец программы сигналом d дешифратора 6 триггер 39 устанавливаетс  в исходное состо ние, и по его выходном сигналу сбрасьша- ютс  триггеры 29 и 30.

В. режиме Работа по сигналу с -пульта 1 коммутатор 24 переключает- с  на работу по сигналам триггера 22, а также устанавливаетс  триггер 39, вызьша  формирование сигнала линии U. После этого происходит последовательное счи- ывание информации под уп налу цепочки 27 при наличии единичных сигналов г и S устанавливаетс  нуле-, . вое состо ние триггера 30, снима  сиг45 иал линии t. Затем по сигналу цепо.чки 38 узлы 34 и 35 выр абатьшают сигналы о Ир. Блок 4 управлени  завершает работу в состо нии отработка цикла. При считывании кода Исполнитель50 ный механизм из дешифратора 6. поступает один из сигналов е. Согласно .: уравнению (1) логический узел 23 выдает разрешающий сигнал только при .наличии сигнала готовности k этого

gg исполнительного механизма и единичной конъюнкции сигналов в круглых скобках Блок 4 переходит в состо ние ожидани  готовности исполнительных механизмов. При выполнении заданравлением сигналов 1. из блока 3 пам ти кода

До считывани  Начало про

rpaMT ibi происходит также формирование сигналов m цепочкой 26 и стробирую- щих сигналов, поступающих на синхро- низирующие входы триггеров 29 и 30. Дальнейшее распространение сигнала с выхода цепочки 27 блокируетс  элементом И 28, на первый вход которого подаютс  сигналы с цепочки 27, а на второй - выходной нулевой сигнал R1 триггера 29, В этом состо нии логический узел 23 по нулевому сигналу R триг25 27 триггер 29 устанавливаетс  в еди-

ничное состо ние, переключа  логический узел 23 на работу под управлением сигналов дешифратора 6.

При считывании кода Отработка 30 цикла дешифратор 6 вырабатывает сигнал лршии h,, и при распространении сигнала 1 по цепочкам 26, 27, 31, 33 и 36 вырабатываютс  сигналы т, п, о и р, причем сигналы о и р вырабатываютс  одновременно. По сигналу цепочки 27 триггер 30 устанаБливаетс . в единичное состо ние, вырабатьша.етс  сигнал на линии t. БЛОК 4 управлени  переходит в состо ние Отработка цик-

35

налу цепочки 27 при наличии единичных сигналов г и S устанавливаетс  нуле-, . вое состо ние триггера 30, снима  сиг45 иал линии t. Затем по сигналу цепо.чки 38 узлы 34 и 35 выр абатьшают сигналы о Ир. Блок 4 управлени  завершает работу в состо нии отработка цикла. При считывании кода Исполнитель50 ный механизм из дешифратора 6. поступает один из сигналов е. Согласно .: уравнению (1) логический узел 23 выдает разрешающий сигнал только при .наличии сигнала готовности k этого

gg исполнительного механизма и единичной конъюнкции сигналов в круглых скобках Блок 4 переходит в состо ние ожидани  готовности исполнительных механизмов. При выполнении заданного услови  разрешаетс  работа триггера 22 и происходит распространение сигнала коммутатора 24 через цепочки 26, 27, 31, 33 и 36. По выходному сигналу цепочки 36 соответствующий элемент И 37 вырабатывает сигнал g.

При считывании кода Конец программы сигнал d дешифратора 6 поступает .на вход триггера 39. Триггер 39 уста- навливаетс  в нулевое состо ние и выходным сигналом производит установку триггеров 29 и 30 и счетчика 14 в нулевое состо ние. Блок 4 переходит в исходное состо ние.

Блок 5 пам ти организован аналогично , блоку 3 пам ти за исключением того, что емкость ЗУ может быть фиксированной , а число разр дов Должно быть равно разр дности счетчика 14.

Дешифратор 6 представл ет собой набор элементов И-НЕ и инверторов входн&к и выходных сигналов.

Регистры 7 и 12 реализованы на микросхемах сд пиговых регистров. Дл  обеспечени  сдвига регистра 7 применена схема управлени  режимом работы, котора  описьшаетс  уравнением

F5 evqvhvi

Устройство работает в двух режимах Запись и Работа.

В режиме Запись производитс  считывание информации с перфоленты и занесение ее в блок 3 пам ти, а также запоминание в блоке 5 пам ти адресов меток начала циклической отработки фрагментов технологической программь. Сигнал с пульта 1 поступа- ет в блок 2 ввода информации, блок 3 пам ти, блок 4 управлени  и блок 5 пам ти . В блоке 4 управлени  происходит переключение коммутатора 24 по синхросигналам в блоке 2 ввода информации , а также устайавливаетс  единичное состо ние триггера 39. Выходной сигнал триггера 39 снимает сброс с триггеров 29 и 30 и по линии и со счетчика 14. В блоках 3 и 5 пам ти сигнал с пульта 1 устанавливает режим записи информации. Одновременно в блоке 2 ввода информации сигнал с пульта 1 вызьшает установку триггера 19, с выхода которого через формирователь 20 в устройство ФСУ-П поступает сигнал Старт. Считьшаема  информаци  с перфоленты через формирователь 18 в виде сигналов d поступает

Q 5

, 25

20

30

35

:

. g

50

на информационный вход блока 3 пам ти, а синхронизирующие сигналы b поступают на коммутатор 24 блока 4 управлени . Выходной сигнал кoм yтaтopa 24 , запускает цепочку 25, котора  на линии 1 вырабатывает стробирующий импульс дл  записи информации а, наход щейс  на информационном входе блока 3 пам ти. Сигнал 1 поступает также на вход цепочки 26, котора  вырабатьшает - сигнал т, поступающий в регистр 12 и на вход цепочки 27. Выходной сигнал цепочки 27 поступает на вход элемента И 28 и синхронизирующие входы триггеров 29 и 30. Дальнейшее распространение сигнала блокируетс  элементом -И 28, на второй вход.которого поступает нулевой сигнал с выхода триггера 29.

При записи кода Начало программы дешифратор 6, подключенный к информационному выходу блока 3 пам ти, выдает сигнал на линии, этот сигнал поступает в блок 4 управлени  на управл ющий вход триггера 29, и с приходом сигнала цепочки 27 на синхронизирующий вход триггера он устанавливаетс  в состо ние Лог. 1, разреша  распространение выходного сигнала цепочки 27 через элемент И 28 далее на вход цепочки 31..

При записи кода числовой информации дешифратор 6 выдает сигнал f, поступающий на вход регистра 7, производитс  занесение в регистр 7 числовой информации, поступающей на его информационный вход из. блока 3 пам ти.

При записи кода Метка ; дешифратор 6 выдает сигнал на линии i, поступаю- ций в- блок 4 управлени  на входы логических узлов 32 и 34. При последовательном распространении сигйала с вы- хода коммутатора 24 по выходному сигналу цепочки 31 согласно (2) выраба тьгоаетсн сигнал, на линии п, который, поступа  на синхронизирующий вход регистра 12, обеспечэшает занесение кода счетчика 14 и регистра 7 в регистр 12. Затем по выходному сигналу цепочки.33 согласно (3) вьщаетс  узлом 34 сигнал на линии о дл  синхронизации записи в блок 5 пам ти, причем код содержимого счетчика 14 подаетс  на информационньй вход блока 5 пам ти, а содержимое регистра 7 используетс  в качестве адреса .

При записи кодов Отработка- цикла и Исполнительный механизм изменени 

состо ни  блока 4 управлени  не происходит , так как сигнал с пульта 1 блокирует работу триггера 30 и элемента И 37.

При записи кода Конец программы сигнал -дешифратора 6 d поступает в блоки 2 и 4, вызыва  установку в исходное положение триггеров 19 и 39. Блок 2 ввода информации снимает сиг- нал .Старт, а в блоке 4 управлени  нулевой выходной сигнал триггера 39 устанавливает в исходное состо ние триггер 29 и по линии и счетчик 14.

; Прекращаетс  ввод информации, устрой- 15 состо нии Отработка цикла присоеди; ство переходит в исходное состо ние,

: заверша  работу в режиме Запись. В режиме Работа сигнал с- |Лульта

; 1 блокирует триггер 19 блока 2 ввода

информации и переключает блоки 3 и 5

:пам ти в состо ние считывани  инфор: мации. В блоке 4 управлени  сигналом

iс пульта 1 управлени  коммутатор 24

; переключаетс  на. работу по сигналам .

;триггера 22 и устанавливаетс  в еди;ничное состо ние триггер 39, снима 

сигнал сброса с установочных входов триггеров 29 и 30 и со счетчика 14 по линии U. Так как триггер 29 по-прежнему находитс  в состо нии Лог.

20

25

30

нен через коммутатор I1, управл емый сигналом t, к адресному входу счетчика 14. По сигналу цепочки 31 срабатывает также цепочка 33 и узлы 34 и 35 согласно уравнени м (3) и (4) одновременно вырабатывают сигналы на лини х о и р, поступающие соотве ствен- но на вход стробировани  блока 5 пам ти и вход занесени  счетчика 14. Таким образом, в счетчик заноситс  адрес начала циклически отрабатьша.е- мого участка технологической программы , сохраненный в режиме Запись по коду Метка.

При считывании кода Метка дешифратор 6 вырабатывает на линии i сигнал . Этот сигнал подаетс  на элемент И 8, на второй вход которого подаетс  сигнал t блока 4 управлени . Элемент И 8 выдает разрешающий сигнал на управл ющие входы блоков 9 и 10 сравнени . При совпадении на информационных входах блока 9 текущего кода регистров 7 и 12 он вырабатывает на выходе сигнал г, поступающий на счетный вход счетчика 13 дл  увеличени  его содержимого . При равенстве кодов регистра. 12 и счетчика 13, поступающих на входы блока 10 сравнени , последний выдает единичный сигнал s. При распространении выходного сигнала коммутатора 24 выходной сигнал цепочки 27 поступает на стробирующие входы триггеров 29 и 30. При единичных сигналах г и S элемент И 38 выдает единичный сигнал на управл ющий вход триггера 30, разреша  его переключение в нулевое состо ние по синхросигналу, В этом случае устройство переходит в состо ние отработки технологической программы со сн тием сигнала t. В противном случае (s / ) триггер 30 сохран ет свое состо ние и устройство продолжает отработку цикла.

О , логический узел-23 под воздействием его нулевого выходного сигнала вьщает сигнал разрешени  на управл ющий вход триггера 22, производ щего деление частоты генератора 21, Выходной сигнал триггера 22 через коммутатор 24 воздействует на цепочку 25, котора  по лини  1 периодически фор- мирует стробирующие сигналы, поступающие в блок 3 пам ти. Считываемай информаци  с информационного выхода блока 3 пам ти поступает на дешифратор . 6.

..С выхода цепочки 25 сигнал поступает также на вход цепочки 26, форми- рующе(й сигнал на линии т. Выходной сигнал цепочки 26 поступает на вход цепочки 27, вьщающей под его воздейст вием синхронизирующий сигнал на входы триггеров 29 и 30 и элемент И 28. Распространение сигналов через элемент И 28 блокируетс  нулевым выходным сигналом триггера 29.

Обработка кодов Начало программы и Числова  информаци  блоком 4 управлени  происходит в режиме Работа аналогично режиму Запись.

При считывании кода Отработка цикла по сигналу цепочки 27 при наличии сигнала дешифратора 6 h триггер 30 устанавливаетс  в единичное состо ние и выдает на линии t сигнал о переходе- устройства в состо ние Отработка цикла. Затем по сигналу цепочки 3 1 логический узел согласно (2) вырабатьюает сигнал на линии п, который подаетс  на регистр 12 дл  стро- бировани  занесени  содержимого счетчика 14 и регистра 7, а также обнул ет счетчик 3. Содержимое регистра 7 используетс  дл  задани  адреса считывани  из блока 5 пам ти, который в

0

5

0

5

0

5

0

5

нен через коммутатор I1, управл емый сигналом t, к адресному входу счетчика 14. По сигналу цепочки 31 срабатывает также цепочка 33 и узлы 34 и 35 согласно уравнени м (3) и (4) одновременно вырабатывают сигналы на лини х о и р, поступающие соотве ствен- но на вход стробировани  блока 5 пам ти и вход занесени  счетчика 14. Таким образом, в счетчик заноситс  адрес начала циклически отрабатьша.е- мого участка технологической программы , сохраненный в режиме Запись по коду Метка.

При считывании кода Метка дешифратор 6 вырабатывает на линии i сигнал . Этот сигнал подаетс  на элемент И 8, на второй вход которого подаетс , сигнал t блока 4 управлени . Элемент И 8 выдает разрешающий сигнал на управл ющие входы блоков 9 и 10 сравнени . При совпадении на информационных входах блока 9 текущего кода регистров 7 и 12 он вырабатывает на выходе сигнал г, поступающий на счетный вход счетчика 13 дл  увеличени  его содержимого . При равенстве кодов регистра. 12 и счетчика 13, поступающих на входы блока 10 сравнени , последний выдает единичный сигнал s. При распространении выходного сигнала коммутатора 24 выходной сигнал цепочки 27 поступает на стробирующие входы триггеров 29 и 30. При единичных сигналах г и S элемент И 38 выдает единичный сигнал на управл ющий вход триггера 30, разреша  его переключение в нулевое состо ние по синхросигналу, В этом случае устройство переходит в состо ние отработки технологической программы со сн тием сигнала t. В противном случае (s / ) триггер 30 сохран ет свое состо ние и устройство продолжает отработку цикла.

Ирк срабатьюании цепочки 33 узел 34 вьфабатьшает сигнал о стробирова- ни  блока 5 пам ти, а узел 35 - сигнал р занесени  в счетчик 14. Заносима  в счетчик 14 информаци  зависит . от. сигнала t, выдаваемого триггером 30. При наличии единичного сигнала t в счетчик 14 заноситс  содержимое блока 5 пам ти (продолжаетс  работа в состо нии Отработка цикла), а при нулевом сигнале t в счетчик 14 через коммутатор 11 по сигналу р заноситс  содержимое регистра 12 (адрес

команды Отработка цикла). Устройст- 15 рого блоков сравнени , первые инфорво переходит к последовательной выда- че команд технологической программы, прерванной командой Отработка цикла, В случае считывани  кода Метка при нулевом сигнале t узел 34 по сигналу цепочки 33 формирует сигнал -о, однако , так как элемент И 8 при нулевом значении сигнала запрещает выработку блоком 9 сравнени  сигнала, узел 35

не ведает сигналы р и естественный пор док отработки команд технологической программы не нарушаетс .

При считывании кода Исполнительный механизм дешифратор 6 вьщает один из сигналов е, который поступит на логический узел 23 и один из элементов И блока 4 управлени . Согласно (1) узел 23 выдает разрешающий сигнал на вход триггера 22 только при наличии сигнала готовности, к приему команды указанного -исполнительного . еханизма, а также при наличии- сигнаов готовности исполнительных механизов , заданных в (1) с помощью программирующей колодки. В этом случае сра- батьшает триггер 22 и начинаетс  поседовательное распределение сигналов по цепочкам 25, 27, 31, 33 и 36. Выходной сигнал цепочки 36 поступает на входы элемента И 37. На выходе одного из элементов И 37, выбранного сигналом е дешифратора 6, формируетс  сигнал занесени  числового значени  команды с выхода регистра 7 в выбранный исполнительный механизм.

Отработка кода Конец программы в режиме Работа аналогична режиму

Claims (1)

1. Запись. Формула изобретени 

   Устройство дл  программного управлени , содержащее пульт управлени , выход которого соединен с первыми уп- равл ющнми входами блока ввода информации , первого блока пам ти и блока

   управлени , второй управл ющий вход блока ввода информации соединен с выходом дешифратора, первый н второй вькоды блока ввода информации подключены к информационным входам первого блока пам ти и блока управлени  соответственно , выход дешифратора подклю чен к третьему входу блока управлени , к управл ющим, входам первого регистра и к первому входу элемента И, второй вход которого соединен с первым выходом блока управлени , а вькод - с синхронизирующими входами первого и вто0

   5

   0

   Е

   мационные входы которых соединены с выходом второго регистра, второй информационный вход первого блока срав- нени  .соединен с выходом первого регистра и с первым входом .второго регистра и  вл етс  первым выходом устройства дл  программного управлени , второй информационный вход второго блока сравнени  соединен.с выходом первого счетчика импульсов, выход первого блока сравнени  соединен с четвертым входом блока управлени  и со счетным входом первого счетчика импульсов, а выход втррого блока сравнени  подключен к п тому входу блока управлени , второй управл ющий выход которого соединен с управл ющими входами первого и второго регистров, первого и вто- рого с,четчиков импульсов и первого блока пам ти, выход второго счетчика импульсов подключен к вто.рым информационным входам второго регистра -и к адресным входам первого блока пам ти , информационный выход которого со единен с входом дешифратора и с информационным входом перво.го регистра , отличающеес  тем, что, с целью првьш1ени  быстродействи  устройства, в него введены коммутатор 5 адреса и второй блок пам ти, первый управл ющий вход которого соединен с третьим управл ющим входом блока управлени  и с управл ющим входом коммутатора адреса, второй управл ющий вход второго блока пам ти подключен к выходу пульта управлени , а информационный вход.- к выходу второго регистра и к первому информационному входу коммутатора адреса, выход второго блока пам ти соединен с вторым информационным входом коммутатора адреса, соединенного выходом с информационным входом второго счетчика импульсов .

   0

   0

   5

   n р м ч   в «S I - Иафорнащю  а  ии а в ока 2 вводе информаци , 2 блоха 4, 3 н формацио  а  вина дешифратора 6, улравлев   устройства

   - ши а ртравлев   4 входна  пша