SU1481781A1 - Устройство дл обмена информацией - Google Patents

Abstract

Изобретение относитс  к вычислительной технике ,в частности, к средствам микропроцессорного управлени  и может быть использовано в автоматизированных системах управлени  обработки информации и измерительных системах с применением микропроцессоров и/или ЭВМ. ЦЕЛЬЮ ИЗОБРЕТЕНИЯ ЯВЛЯЕТСЯ ПОВЫШЕНИЕ ПРОПУСКНОЙ СПОСОБНОСТИ УСТРОЙСТВА ЗА СЧЕТ УВЕЛИЧЕНИЯ СКОРОСТИ ВЫПОЛНЕНИЯ СИСТЕМНЫХ ОПЕРАЦИЙ. УСТРОЙСТВО СОДЕРЖИТ БЛОК ПРИЕМОПЕРЕДАТЧИКОВ, РЕГИСТР АДРЕСОВ, РЕГИСТР ДАННЫХ, ДЕШИФРАТОР АДРЕСА, АДРЕСНЫЙ РЕГИСТР, ДЕШИФРАТОР КОМАНД, СЕЛЕКТОР ОПЕРАЦИЙ, ТРИ БЛОКА ГАЛЬВАНИЧЕСКОЙ РАЗВЯЗКИ, БЛОК УСИЛИТЕЛЕЙ, БЛОК РЕГИСТРОВ ВВОДА И БЛОК ПРЕРЫВАНИЙ. ОБМЕН ИНФОРМАЦИЕЙ ОСУЩЕСТВЛЯЕТСЯ ПОД УПРАВЛЕНИЕМ ПРОЦЕССОРА, КАЖДЫЙ ЦИКЛ ОБРАЩЕНИЯ КОТОРОГО СОСТОИТ ИЗ ДВУХ ЭТАПОВ: АДРЕСНОГО И ИНФОРМАЦИОННОГО. ВВОД И ВЫВОД ИНФОРМАЦИИ ОСУЩЕСТВЛЯЮТСЯ ЗА ОДИН ЦИКЛ ОБРАЩЕНИЯ ПРОЦЕССОРА. 7 ИЛ.

Description

Изобретение относитс  к вычислительной технике, в частности к средствам микропроцессорного управлени  и может быть использовано в автоматизированных системах управлени  обработки информации и измерительных системах с применением микропроцессоров и/или ЭВМ.

Цель изобретени  - повышение пропускной способности устройства за счет увеличени  скорости выполнени  системных операций.

На фиг.1 представлена блок-схема устройства} на фиг.2 - временные диаграммы работы устройства1,на фиг.З функциональные схемы блоков гальванической разв зки, блока регистров ввода-вывода, регистра данных и

структура подключени  внешних устройств} на фиг.4 - функциональна  схема блока прерываний на фиг.5 - функциональные схемы дешифраторов адреса и команд и селектора операций} на фиг. 6 и 7 - блок-схемы алгоритмов работы устройства.

Устройство (фиг,1) содержит блок 1 приемопередатчиков, регистр 2 адресов , регистр 3 данных, дешифратор 4 адреса, адресный регистр 5, дешифратор 6 команд, селектор 7 операций, первый, третий и второй блоки 8, 9 и 10 гальванической разв зки, группа (блок) 11 регистров внешних устройств , блок 12 усилителей, блок 13 регистров ввода, блок 14 прерываний, шину 15 адресно-информационного вхо

ас

оо

да-выхода устройства, .1 управл ющего входа устройства и шину 16.2 синхронизирующих выходов устройства .

На шину 15 с внешнего процессора (не показан) подаютс  сигналы адреса и данных,поступающие на входы-выходы блока 1, с выходов которого эти сигналы передаютс  на регистры 2 и 3 дешифратор 4, на блок 14 и на блок 11 регистров внешних устройств. На входы информации блока 1 подаютс  сигналы с блока 13 и на вход управлени  сигнал Счит.1 с выхода се- лектора 7. Сигналы с выхода регистра 2 поступают на дешифратор 6, выход которого соединен с входом стро- бировани  селектора 7. Сигналы записи , вырабатываемые селектором 7, по- даютс  на входы записи регистра 3, блока 14 прерываний, через коммутатор 8 и непосредственно на блок 11, а сигналы считывани  на входы Выбор кристалла блока 13. Выход дешифра- тора 4 соединен с адресным регистром 5, выход которого соединен с адресным входом селектора 7, Выход дешифратора 4 соединен с входом информации регистра 2, вход синхронизации которого соединен с входом синхронизации адресного регистра 5 и с выходным сигналом Вх.синхр блока 12.

Регистр 2 адресов предназначен дл  запоминани  адресов регистров устройства: дешифратор адреса формирует позиционный адрес и сигнал на линии УВ при адресах на шине 15, наход щихс  в диапазоне 16016-17652.

Адресный регистр 5 хранит адрес внешнего устройства.

Блоки 8,9 и 10 гальванической разв зки содержат (фиг.З) оптроны 17, токоограничительные резисторы 18 и элементы НЕ 19. Блок 3 регистров данных состоит из регистров 20, формировател  21 импульсов и элементы И-НЕ 22. Блок 13 регистров ввода содержит усилительные (буферные) элементы 23 и регистры 24.

Блок 11 внешних устройств (фиг.З) содержит регистры 25, устройства 26 индикации,устройство 27 ввода информации клавишного типа, испытательное и измерительное оборудование 28.

Блок 14 прерываний содержит (фиг. регистр 2У, триггеры 30, 31, элемент И 32, элемент И-НЕ 33, элемент НЕ 34

0

Q $ 0 5

5

0

5

0

5.

элемент ИЛИ 35, токоограничительный резистор 36.

Селектор 7 операций содержит (фиг. 5) элементы ИШ-НЕ 37, элементы ИЛИ 38, элемент Н-НЕ 39 и усилительные (буферные) элементы 40. Се- ле ктор 7 формирует сигналы записи Зп.О-Зп.З и считывани  Сч.1-Сч.4 и общий сигнал Счит.1. Элементы ИЛИ-НЕ 37 и элемент 40 осуществл ют одновременную запись в К регистров блока 11 .

Дешифратор 4 адреса содержит (фиг.5) элементы НЕ 41, элементы И-НЕ 42, элементы ИЛИ-НЕ 43 и элемент 44 дешифрации.

Устройство работает следующим образом .

Обмен информацией осуществл етс  по сигналам шин 15, 16.1 параллельным двоичным цифровым кодом под управлением внешнего процессора, подключенного к данному устройству.Каждый цикл обращени  процессора состоит из 2 этапов: адресного и информационного (в рассматриваемом примере с совмещенными шинами 15 адреса и данных).

Вывод информации осуществл ют за один цикл обращени  процессора. При этом вывод одной и той же информации может быть осуществлен одновременно на несколько внешних устройств. Ввод информации также осуществл етс  за один цикл обращени .

Вывод информации из процессора на внешние устройства осуществл ет- ci следующим образом.

Перва  часть работы устройства начинаетс  с этапа, когда процессор выставл ет сигналы Адрес 1 на шине 15 (фиг.1 и 2), которые через блок 1 поступают на дешифратор 4 (старшие разр ды адреса) и на ре- , гнстр 2 адресов (младшие разр ды адреса ). Одновременно процессор вырабатывает на шине 16.1 сигнал Вх. счнхр., который через усилители блока 12 поступает на управл ющие входы регистров 2 и 5. По сигналу происходит запись младших разр дов Адрес 1 в регистр 2 и сигнала Устройство выбрано УВ, поступающего в регистр 2 с выхода. Эти сигналы дешифруютс  дешифратором 4 и в виде одного из сигналов,соответствующего адресу одного из внешних устройств, поступает по шине п на вход адресно

514

го регистра 5. Сигнал УВ на выходе дешифратора 4 будет только в том случае, если старшие разр ды сигнала Адрес 1 совпадут в дешифраторе 4 с сигналами, заранее установленными в нем. В этом случае на его выходах помимо сигнала УВ будет один из п сигналов внешних устройств, который поступает на вход адресного регистра и записываетс  в него с помощью сигнала Вх.синхр.

На втором этапе процессор выставл ет на шине 15 сигналы Данные 1, которые поступают на вход информации регистра 3 данных через блок 1.После этого процессор вырабатывает на шине 16 сигнал Вывод, который чере блок 12 поступает на вход дешифратора 6 команд, на других входах которого уже имеютс  сигналы УВ и младшие разр ды Адрес 1, т.е. адрес регистра. Из этих сигналов вырабатываетс  (дешифруетс ) один из сигналов Дт, который поступает на входы селектора 7. На другие входы селектора 7 поступает один из сигналов А,-Аи (адреса внешнего .устройства), который записан в регистр 5 в адресной части цикла обращени  процессора .

Сигнал Дт стробирует (фиг.5) элемент ИЛИ-НЕ 37.

Если на его входе имеетс  сигнал (Лог.О) А,-Ап, то на выходе выра

батываетс  один из сигналов Запись ЗпО-ЗпЗ, который поступает на вход синхронизации (записи) регистра заданных и производит запись данных в этот регистр. Одновременно записанные данные по шине Д1 с выхода регистра 3 поступают непосредственно или через блок 10 на входы внешних устройств и записываетс  с помощью соответствующего сигнала ЗП, поступающего с выхода селектора 7.

Дл  внешних устройств 26.1 этот сигнал ЗП подаетс  по шине Зп, а дл  устройств 26.2, требующих разв зки , по шине ЗП.1 через блок 8 (фиг-.З).

Дл  регистров светодиодных индикаторов 26.2 (фиг.З) и других простейших внешних устройств запись информации производитс  без обращени  к регистру 3 данных, а непосредственно с шины АД с помощью сигнала Зп.

5

0

5

0

5

0

5

0

5

Если во врем  обращени  процессора , сигнал УВ с выхода дешифратора 4 равен нулю, никакие сигналы на входы внешних устройств не вырабатываютс .

Режим ввода информации из внешних устройств в процессор осуществл етс  следующим образом.

На первом адресном этапе цикла на шине 15 процессором вырабатываютс  сигналы Адрес 2, старшие разр ды которых через блок 1 посту- Л1ают в дешифратор 4, а младшие разр ды на вход регистра 2 адресов. Одновременно на шине 16.1 вырабатываетс  сигнал Вх.синхр., по которому производитс  запись младших разр дов Адреса 2 (адрес регистра внешних устройств), выходного сигнала дешиф- ратора 4 УВ и одного из п сигналов адреса соответственно в регистры 2 и 5. Эти сигналы с выходов регистров 2 и 5 подаютс  на входы дешифратора 6 и селектора 7.

На втором этапе режима ввода процессор вырабатывает на шине 16.1 сигнал управлени  вводом, который через усилители приемников блока 12 поступает на вход дешифратора 6 команд, на выходах которого вырабатываетс  один из сигналов Ет (фиг.5), который подаетс  на входы селектора 7. Сигнал Ет стробирует элемент И-.НЕ 39 и элементы ИЛИ 38. В результате на выходе элементов 38 и 39 имеютс  сигналы Счит.1 и один из сигналов Сч.1-Сч.4, на элемент ИЛИ 38 которого подан один из адресных сигналов в адресной части цикла ввод. Сигналы Сч.1-Сч.4, на элемент ИЛИ 38 которого подан один из адресных сигналов А,-Ап в адресной части . цикла ввод. Сигналы Сч.1-Сч.4 (фиг.З) подаютс  на входы Выбор кристалла (ВК) регистров 24 или элементов 23 блока 13, а сигнал Счит.1 - на вход управлени  блока 1 дл  перевода при-, емопередатчиков этого блока в режим передачи (ввода) информации в процессор . Информаци  на входы регистров 24 и буферных элементов 23 блока 13 поступает с выходов блока 9 и внешних устройств группы 11 (фиг.1) и стробируетс  сигналами Сч.1-Сч.4.

В конце циклов Вывод и Ввод процессора в дешифраторе 6 команд вырабатываетс  сигнал Вых.синхр (фиг.5), который передаетс  через

блок 12 в процессор, сигнализиру  об окончании цикла ввод или вывод.

Так как процессор работает не только в режиме Ввод и Вывод, но и в режиме прерываний программы уп- равлени ,то имеетс  необходимость в быстром (оперативном) отключении или включении отдельных внешних устройст ( таким,например, как источники питани , регул торы температурь в камере тепла или холода) и автоматического перехода на основную программу управлени . Программа, которую процессор выполн ет по требованию прерывани  внешнего устройства, наход щегос  в аварийном режиме, называетс  вспомогательной. В этом случае за- действуетс  блок 14.

В случае, когда в испытательном оборудовании (фиг.З), например,один из источников питани  вышел на аварийный режим работы, (т.е. его выходное напр жение питани  возросло выше допустимого) срабатывает его защита, сигнал защиты по шине ДЗ устанавливает один из триггеров регистра 30 блока 14 (фиг.4), вырабатывает на его инверсном выходе сигнал низкого уровн  (запрос на прерывание),который подаетс  на входы элемента ИЛИ 35. На другой его вход подаетс  сигнал разрешени  также низкого уровн  с выхода регистра 29, который был записан в него с помощью цикла Вывод ранее. Если эти сигналы совпадают , на выходе элемента ИЛИ 35 образуетс  сигнал низкого уровн , который инвертируетс  с помощью элемента И-НЕ 33.1 и подаетс  на вход записи триггера 31.1 и на вход элемента И 32.1. Таким образом,в триггер 31.1 производитс  запись сигнала требовани  прерывани , который через элемент И 32.1 подаетс  на вход передатчика блока 12 и с его выхода на пину управлени  16 в виде сигнала (ТПР) (фиг.26).

Процессор, прин вший сигнал ТПР (низкого уровн ), заканчивает текущий цикл основной своей программы, которую он выполн л и вырабатывает на шине 16.1 сигнал Ввод, который принимаетс  приемником блока 12 и с его выхода подаетс  в триггер 31.2 где производит запись высокого уровн .

Сигнал разрешени  инверсного выхо да триггера 31.2 разрешает прием

последующего сигнала с помощью элемента И 32.2. После этого процессор вырабатывает сигнал ППР1, на шине 16, который принимаетс  (фиг.4) приемником блока 12 и который будет прин т элементом И-НЕ 33.2 и с его выхода в виде сигнала низкого уровн  произведет сброс триггера 31.1 сброс реQ гистра 30 и поступит на входы передатчиков блока 12, которые выработают сигналы Вых.синхр. и Век.А. Сигнал Век.А передаетс  передатчиками с открытым коллектором в виде

5 трех разр дного параллельного двоичного цифрового кода, который поступает на шину 15 процессора. Процессор принимает этот сигнал Век.А как адресный сигнал, дл  перехода

0 на вспомогательную подпрограмму обслуживани  прерывани  (т.е. аварийного режима источника питани ). По этому адресу (Век.А) в ОЗУ процессора имеетс  начало вспомогательной

5 программы обслуживани  прерывани . После выполнени  процессором вспомогательной программы обслуживани  прерывани  процессор возвращаетс  на основную свою программу, которую он вы-

0 полнил до запроса источника питани  на прерывание. Регистр 30 блока 14 прерываний может принимать п 8 16 и т.д. запросов на прерывание. Приоритет этих запросов программным путем с помощью регистра 29. Если этот регистр 29 сбрасываетс  с помощью сигнала УСТ (сброса) через элемент И 32.3 или в него с помощью цикла Вывод записываютс  низкие

с. уровни, то запрос на прерывание игнорируетс , т.е. не выполн етс .

Блок 14 прерываний позвол ет дополнительно контролировать п внешних устройств.

Сигнал Вых.синхр. блока 14 прерываний полностью аналогичен сигналу Вых.синхр., вырабатываемому устройством при циклах Вывод и Ввод. Эти сигналы суммируютс  по схеме монтажное ИЛИ в блоке 12 с помощью

Claims (1)

1. 0 схем передатчиков с открытым коллектором . Формула изобретени 

   Устройство дл  обмена информацией, 5 содержащее первый и второй блоки гальванической разв зки, группы выходов которых  вл ютс  соответствующими группами выходов устройства дл 

   5

   5

   Подключени  к первым синхронизирующим и первым информационным входам внешних устройств, третий блок гальванической разв зки, группа входов которого  вл етс  входом устройства дл  подключени  к первым информационным выходам внешних устройств, регистр данных, дешифратор адреса и регистр адресов, группы информацион- ных входов которых подключены к группе выходов блока приемопередатчиков , группа входов-выходов которого  вл етс  группой входов-выходов устройства дл  подключени  к адрес- но-информационной шине ЭВМ, и блок усилителей первые группа входов и группа выходов которого  вл ютс  группами входов и выходов устройства дл  подключени  соответственно к группам синхронизирующих выходов и входов ЭВМ, а втора  группа выходов и вход соединены соответственно с

   ГРУППОЙ СИНХРОНИЗИРУЮЩИХ ВХОДОВ И

   выходом дешифратора команд, о т л и- чающее.с   тем, что, с целью повышени  пропускной способности устройства, в него введены адресный регистр, блок прерываний, селектор операций и блок регистров ввода,при- чем перва  группа выходов селектора операций соединена с группой синхронизирующих входов регистра данных и группой входов первого блока гальванической разв зки и  вл етс  группой выходов устройства дл  подключени  к вторым синхронизирующим входам внешних устройств, группа выходов регистра данных соединена с группой входов второго блока гальванической разв зки, группа управл ющих входов блока регистров ввода соединена с второй группой выходов селектора операций , группы адресных и информационных входов которого подключены соот- ветственно к группам выходов адресного регистра и дешифратора команд, группы информационных входов которых подключены соответственно к группам выходов дешифратора адреса и регистра адресов, синхронизирующий, информационный входы и выход которого соединены соответственно с выходом блока усилителей соединенным с син- хровходом адресного регистра, выходом дешифратора адреса и разрешающим входом дешифратора команд,группы синхронизирующих входов и выходов блока прерываний соединены соответственно с третьими группами выходов и входов блока усилителей, первый и второй выходы селектора операций соединены соответственно с входами разрешени  блока прерываний и блока приемопередатчиков, группа информационных вхедов которого подключена к группе выходов блока регистров ввода-вывода , группа информационных входов которого соединена с группами выходов третьего блока гальванической разв зки и группой выходов хода вектора блока прерываний, группой информационных входов подключенного к группе выходов блока приемопередатчиков , группа входов запроса прерывани  блока прерываний и группа информационных входов блока регистров ввода-вывода  вл ютс  соответствующими группами входов устройства дл  подключени  к выходам запроса прерывани  и вторым информационным выходам внешних устройств, группы выходов регистра данных и блока приемопередатчиков  вл ютс  соответствующими выходами устройства дл  подключени  к вторым и третьим информационным входам внешних устройств, четверта  группа выходов блока усилителей  вл етс  группой выходов устройства дл  подключени  к адресно- информационной шине ЭВМ.

   пг,,-гт:;1 hbi+M

   ff ГГ№ 7 4

   -hS:

   Ј Щ

   |

   |VW

   tOk

   18Z18VI

   ( Начало 3

   прим ты код  о teca и вх. синхр. блоками 1 и /2

   Заполнить коды адреса Внешнего устройства, 8 адресном регистре 5 и 8регистре адресов 2 ..

   щрес бнешнеео Устройства совпадает с у/форма шеи на выходе Ь окс

   Выработать сигнал УВ S дешифраторе адреса и запомнить адрес внешнеео устройства и его регистра S адресном регистре 5 и регистре адресов

   Выбирать сигналы йых синхр. и ЗП1 ЗПИ

   Перевести приемопередатчики 8 рб-  им передачи

   выработать cuttta- w вых. cutfxp- и счет J

   Фиг. 6

   Сн ть сигналы зт зпз и строй коммутатора 8

   Сн ть с ив нал 8ш. синхр.

   Сиенал Сч строб влл Клока регистров Mo fa 13

   fttn

   Сн ть сие- нал Сч ила строй коммутатора 3