SU1689956A1 - Устройство адресации пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может Быть использовано дн  управлени  адресацией пам ти, допускающей обращение к любой из двух независимых половин  чеек, Целью изобретени   вл етс  расширение функциональных возможностей за счет увеличени  числа режимов адресации  чеек пам ти и введени  контрол  за соблюдением границ выделенного адресного пространства. Устройство содержит первый и второй входы 1 и 4 выборки информационный вход-выход 2, адресный вход 3, управл ющий вход 5, вход 6 синхронизации, блок 7 пр мого доступа, шифратор 8 номера абонента, блок 9 преобразовани  адреса, блок 10 сравнени , блок 11 расширени  адреса, блок 12 управлени  форматом данных, блок 13 управлени  прерыванием , формирователь 17. Цель достигаетс  введением новых элементов и св зей. 3 з.п.ф-лы, 6 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  управлени  адресацией пам ти вычислительных устройств.

Целью изобретени   вл етс  расширение функциональных возможностей за счет увеличени  числа режимов адресации  чеек пам ти и введени  контрол  за соблюдением границ выделенного адресного пространства .

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - временна  диаграмма работы блока управлени  прерыванием; на фиг. 3 - функциональна  схема блока пр мого доступа; на фиг. 4 - функциональные схемы шифратора номера абонента и блока расширени  адреса; на фиг. 5 - функциональные схемы блока преобразовани  адреса и блока сравнени ; на фиг. 6 - функциональные схемы блока управлени  форматом данных, блока управлени  прерыванием и буфера-формировател .

Устройство адресации пам ти содержит первый вход 1 выборки, информационный вход-выход 2, адресный вход 3, второй вход Л выборки, управл ющий вход 5, вход 6 синхронизации, блок 7 пр мого доступа, шифратор 8 номера абонента, блок 9 преобразовани  адреса 3, блок 10 сравнени , блок 11 расширени  адреса, блок 12 управлени  форматом данных, блок 13 управлени  прерыванием, шину 14 управлени , линию 15 блокировки, линию 16 окончани  операций, буфер-формирователь 17, выход 18 признаков активности каналов пр мого доступа, первый адресный выход 19, выход 20 разрешени  пр мого доступа, выход 21 управлени  форматом данных, второй адресный выход 22, выход 23 прерывани , выход 24 стробов обращени .

Блок пр мого доступа может быть реализован с использованием микросхем 25 типа КР580 ИР82, К1810ВТ37. Шифратор номера абонента содержит элемент ИЛИ 26, преобразователь27 двоичного кода, элемент ИЛИ-НЕ 28, элемент И 29, триггер 30. Блок расширени  адреса реализован с использованием блока 31 пам ти. Блок преобразовани  адреса содержит элемент И-НЕ 32, мультиплексор 33.

Блок сравнени  содержит схему 34 сравнени  и мультиплексор 35. Блок управлени  прерыванием содержит элементы И 36-38, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 39, одновибратор 40, триггеры 41 и 42, элемент НЕ 43, элементы 44 и 45 задержки. Блок управлени  форматом данных содержит элемент И-НЕ 46 и мультиплексор 47. Буфер-формирователь реализован на шинном формирователе.

Устройство работает в двух режимах: програмировани  и адрнсации. Под режимом программировани  подразумеваетс  программна  настройка блока пр мого доступа 7 и (или) блока 11 расширени  адреса, осуществл ема  с использованием входов устройства.

В режиме программировани  устройство работает следующим образом.

0 При обращении к блоку 7 (фиг. 3) данные

поступают на входы (с входов) D0, 61Dx

и записываютс  по стробу записи на входе IOW или считываютс  по стробу считывани  на входе IOR при наличии сигнала выборки

5 на входе CS и синхросерии на входе CLK. Адрес внутренних регистров, к которым осуществл етс  обращение, определ етс  кодом на входах-выходах А0, AIАх блока.

При обращении к блоку 11 (фиг. 4) дан0 ные поступают на входы D0, Di Dv+н и

записываютс  при наличии сигнала низкого уровн  на входе WR по адресу, определ емому кодом на входах Ai.o, AI.IАш.

В режиме адресации устройства, при5 знаком которого  вл етс  наличие сигнала активного (высокого) уровн  на выходе 20, осуществл етс  считывание информации с выходов Do, Di, Dv, блока 11 (фиг. 4). Адрес  чейки пам ти блока 11 определ етс 

0 кодом на выходах 0,1М шифратора 8(фиг.

4), значение которого зависит от номера активного канала. По вление сигнала активного уровн  на входах 0,1,,.., К элемента 27  вл етс  признаком активизации 1-, 2-, N-ro

5 канала блока 7, отсутствие сигнала активного уровн  на этих входах - признак активности нулевого канала, При пересылке данных типа пам ть - внешнее устройство триггер 30 шифратора устанавливаетс  в состо ние

0 О сигналом низкого уровн  на его входе и таким образом исключаетс  из активной работы .

Особым случаем  вл етс  пересылка данных методом пр мого доступа типа па5 м ть - пам ть, когда признаки активности каналов не отражаютс  на выходах АКо...АКы блока 7 (фиг. 3). Номер активного канала в этом случае определ етс  стадией пересылки: наличие сигнала MEMR на входе

0 шифратора 8 (фиг. 4) при отсутствии активных уровней на входах АК0 ... AKN однозначно определ ет первую стадию (считывание из пам ти) и нулевой активный канал, наличие сигнала М ЕМ W - вторую стадию (запись

5 в пам ть) и первый активный канал. Благодар  сигналу высокого уровн  на R-входе триггер 30 открыт дл  активной работы, именно он определ ет стадию пересылки (а значит, и номер активного канала). Перва  стади  определ етс  сигналом низкого

уровн  на выходе Г триггера 30. По окончании считывани  информации по заднему фронту сигнала низкого уровн  на входе MEMR шифратора 8 (фиг. 4) на выходе Г триггера 30 формируетс  сигнал высокого 5 уровн , указывающий на вторую стадию пересылки (и первый активный канал пр мого доступа). По окончании второй стадии пересылки по заднему фронту сигнала низкого уровн  на входе MEMW шифратора триггер 10 30 возвращаетс  в исходное состо ние.

Передача адресной информации с входов 1.0,1.1,.... 1 .N мультиплексора 33 блока 9 (фиг. 5) осуществл етс  при наличии на входах УПФТ1 и УПФТ2 этого блока сигна- 15 лов высокого уровн , В этом случае код адреса на выход блока 9 передаетс  без преобразовани , что соответствует попеременной адресации обеих половин  чейки пам ти. Вс ка  друга  кодова  комбинаци  20 на входах элемента 32 блока 9 (фиг. 5) вызывает коммутацию адресной информации с входов 2.0, 2.1, ..., 2.N мультиплексора 33 этого блока, при этом уровень сигнала на входе 2.0 мультиплексора 33 в совокупности 25 с состо нием выхода 21 блока 12 определ ет , какой именно вид адресации используетс . Работа обоих блоков координируетс  сигналами УПФТ1 иУПФТ2.

В блоке 12 (фиг. 6) эти сигналы поступа- 30 ют на входы АО и А1 мультиплексора 46 и формируют код, который выбирает информационный вход, сигнал с которого необходимо передать на один из двух входов элемента 46 блока 12, чтобы при наличии 35 сигнала активного (высокого) уровн  на втором входе элемента 46 получить на его входе сигнал, соответствующий заданному виду адресации. В реализации функций контрол  за соблюдением границ выделенного Ч40 адресного пространства участвуют блок 10 и блок 13.

Результат сравнени  К+1 старших разр дов кода адреса, формируемого блоком 9 (фиг. 5), и кода адреса на лини х ACPi, АСРг, 45 ..., АСРн-4 шины 14 формируетс  на выходах схемы 34 блока 10 (фиг. 5). Мультиплексор 35 блока 10 (фиг. 5) осуществл ет коммутацию результата выбранного вида сравнени  адресов на выход блока. Вид сравнени  оп- 50 редел етс  кодом на входах УПСР1, УПСР2 блока 10.

Исходным состо нием триггеров 41 и 42  вл етс  состо ние О. В этом состо нии на R-входе триггера 42 присутствует сигнал 55 низкого уровн , поэтому короткие импульсы высокого уровни, формируемые в моменты времени Ti и Т2 на выходе элемента 39, игнорируютс  триггером. В момент времени Тз на выходе блока 10 (фиг. 5) по вл етс 

сигнал активного (высокого) уровн , который  вл етс  признаком выполнени  услови  сравнени  кодов адреса. При наличии этого сигнала и сигналов высокого уровн  на всех остальных входах элементов 37 и 38 на выходе элемента 36 в момент времени ТА по вл етс  сигнал высокого уровн . Изме некие уровн  сигнала на входе одновибра- iopa 40 в момент времени Т4 заставл ет его сформировать короткий импульс низкого уровн , переключающий триггер 41 ко состо ни  О в состо ние Г. Момент времени Т олредеп атл  из услови  действительности оезультата сравнени  кодов адреса блоком 10 сравнени  м предшествует формированию стробов обращени  на входах-оыходах 10R и OW и выходах MEMR и MEMW блока 7 (фиг. 3).

В результате переключени  триггера 41 в состо ние 1  на входе триггера 42 и линии 15 блокировки по вл етс  единичный по тенциал. Это позвол ет триггеру 42 работать в счетном режиме, е буферу 17 - своевременно блокировав по вление сигналов активного уровн  на выходе 24 стробов обращени  устройства. В момент времени Ts при по влении сигнала активного низкого уровн  на входе MEMR или входе MEMW блока элементом 39 формируетс  импульсный сигнал, который устанавливает триггер 42 в состо ние 1. Сигнал высокого уровн  с выходз 1 этого тоиггера поступает на вход элементе НЕ 43, с выхода которого - на линию 16 окончани  операций , запреща  активному каналу блока 7 выполн ть операции по пересылке данных. По окончании строба обращени  MEMR или MEMW на входе блока 13 в момент времени Те импульсный сигнал, сформированный элементом 39, поступает на счетный вход триггера 42 и возвращает его в состо ние О, что вызывает окончание импульса на линии 16 окончани  операций устройства, и, кроме того, через интервал времени, определ емый элементом 44 задержки, установку триггера 41 в исходное (нулевое состо ние) Задержка сигнала, реализуема  элементом 44 (Ту - Те) выбираетс  такой, чтобы исключить повторное переключение триггера 41 во врем  присутстви  сигнала активного уровн  на входе блока 10 (фиг. 5), сформированного в текущем цикле адресации пам ти блоком 7.

Таким образом, обеспечиваетс  автоматический поиск индивидуальной дл  каждого из каналов пр мого доступа информации , позвол ющей расширить адресное пространство пам ти при пересылке данных методом пр мого доступа, а также управл ть видом адресации  чейки ( чеек)

Claims (4)

1. пам ти и определ ть границы запрещенных дл  обращени  областей пам ти, контролировать ненарушение этих границ. Формула изобретени  1. Устройство адресации пам ти, содержащее блок пр мого доступа, блок расширени  адреса, блок управлени  форматом данных, причем первый вход выборки устройства подключен к входу записи блока расширени  адреса, второй вход выборки устройства подключен к входу выборки блока пр мого доступа, информационный вход-выход устройства соединен с информационным входом-выходом блок пр мого доступа и информационным входом блока расширени  адреса, первый выход которого  вл етс  первым адресным выходом устройства , адресный вход устройства подключен к адресному входу-выходу блока пр мого доступа, первым адресным входам блока расширени  адреса и к первому входу блока управлени  форматом данных, выход которого  вл етс  выходом управлени  форматом данных устройства, выход признаков активности блока пр мого доступа соединен с выходом признака активности каналов пр мого доступа устройства, управл ющий вход устройства соединен с входом-выходом стробов обращени  блока пр мого доступа, вход синхронизации устройства соединен с входом синхронизации блока пр мого доступа, отличаю щее- с   тем, что, с целью расширени  функциональных возможностей за счет увеличени  числа режимов адресации  чеек пам ти введени  контрол  за соблюдением границ выделенного адресного пространства, в него введены блок преобразовани  адреса, шифратор номера абонента, блок сравнени , блок управлени  прерыванием и буфер-формирователь , выход которого  вл етс  выходом стробов обращени  устройства, перва  группа информационных входов буфера- формировател  соединена с входом-выходом стробов обращени  блока пр мого доступа, втора  группа информационных входов соединена с выходом стробов обращени  блока пр мого доступа, с первым входом шифратора номера абонента и первым входом блока управлени  прерыванием , выход блокировки блока управлени  прерыванием соединен с управл ющим входом буфера-формировател , а первые входы блока преобразовани  адреса соединены с адресными входами-выходами блока пр мого доступа, второй вход соединен с выходом разрешени  пр мого доступа блока пр мого доступа, с входом считывани  блока расширени  адреса, с вторым входом блока управлени  форматом данных, с вторым входом блока управлени  прерыванием и с выходом разрешени  пр мого доступа устройства, выход блока преобразовани  адреса соединен с первым входом блока

   сравнени  и с вторым адресным выходом устройства, второй выход блока расширени  адреса через шину управлени  соединен с вторым входом блока сравнени , с третьим входом блока преобразовани  ад0 реса и третьим входом блока управлени  форматом данных, выход блока сравнени  подключен к третьему входу блока управлени  прерыванием, четвертый вход которого соединен с входом синхронизации блока

   5 пр мого доступа, выход прерывани  блока управлени  прерыванием соединен с одноименным выходом устройства, выход окончани  операций блока управлени  прерыванием соединен с одноименным вхо0 дом блока пр мого доступа, выход признаков активности которого соединен с вторым входом шифратора номера абонента, выход шифратора номера .абонента подключен к вторым адресным входам блока расшире5 ни  адреса.
2. 2,Устройство поп. 1,отличающее- с л тем, что шифратор номера абонента содержит элемент ИЛИ-НЕ, триггер, элемент И, элемент ИЛИ, преобразователь дво0 ичного кода, причем лини  признака активности первого абонента второго входа шифратора подключена к первому входу элемента ИЛИ-НЕ, лини  признака активности второго абонента второго входа шиф5 ратора - к второму входу элемента ИЛИ-НЕ и первому входу элемента ИЛИ, выход которого соединен с первым входом преобразовател  двоичного кода, линии признаков активности 3-, 4-,..., N-ro абонентов второго

   0 входа шифратора подключены к 3-, 4-, ..., N-му входам элемента ИЛИ-НЕ и 2-, 3-, ..., (М-1)-му входам преобразовател  двоичного кода, выход элемента ИЛИ-НЕ соединен с входом установки в О счетного триггера,

   5 выход 1 которого соединен с вторым входом элемента ИЛИ, первый и второй входы элемента И соединены соответственно с разр дами управлени  записью в пам ть и управлени  считыванием из пам ти первого

   0 входа шифратора, выход элемента И соединен со счетным входом триггера, выход преобразовател  двоичного кода подключен к выходу шифратора.
3. 3.Устройство поп, 1,отличающее- 5 с   тем, что блок управлени  прерыванием

   содержит три элемента И, одновибратор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, два элемента задержки, два триггера и элемент НЕ, причем третий вход блока подключен х первому входу первого элемента И, четвертый вход блока - к второму входу первого элемента И, второй вход блока подключен к третьему входу первого элемента И, разр ды управлени  записью в пам ть и управлени  считыванием из пам ти первого входа блока соединены соответственно с первым и вторым входами второго элемента И, выход первого элемента И подкпючен к первому входу третьего элемента И, выход второго элемента И подключен к второму входу третьего элемента И, к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к входу первого элемента задержки, выход которого соединен с вторым входом элемента ИС- КЛЮЧАЮЩЕЕ ИЛИ, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к счетному входу второго триггера, выход О которого соединен с входом второго элемента задержки, выход второго элемента задержки соединен с С-входом первого триггера, D-вход которого подключен к входу логического нул , вход установки в состо ние 1 первого триггера подключен к выходу одно- вибратора, вход одновибратора соединен с

   первого триггера соединен с входом установки в состо ние О второго триггера и  вл етс  выходом блокировки блока, выход О первого триггера  вл етс  выходом запроса прерывани  блока, выход 1 второго триггера соединен с входом элемента НЕ, выход которого  вл етс  выходом окончани  операций блока.
4. 4. Устройство по п. 1,отличающеес   тем, что блок управлени  форматом данных содержит мультиплексор и элемент И- НЕ, причем первый вход элемента И-НЕ соединен с вторым входом блока, второй вход элемента - с выходом мультиплексора , первый и второй адресные входы которого соединены с первым и вторым разр дами управлени  третьего входа блока, первый и второй информационные входы мультиплексора подключены к входу логической единицы, третий информационный вход подключен к входу логического нул , четвертый информационный вход мультиплексора подключен к первому входу блока, выход элемента И-НЕ  вл етс  выходом уп18

   Стробы обращена

   ША

   -

   М ШАн

   22

   АЕН

   0,

   УПФТ1

   УПФТ2.

   А0

   AI

   AN

   Я

   УПФТг

   Г АО

   AI

   AN-I

   32(

   Е4

   W

   1.1

   1Я

   2.0 2.1 2.1

   2.N

   33

   N+1

   i

   Признак сравнени 

   Фиг.5

   1 |

   §4

   Ci

   fc

   I

   I

   t