SU1291994A1

SU1291994A1 - Устройство дл сопр жени вычислительной машины с каналом св зи

Info

Publication number: SU1291994A1
Application number: SU853926171A
Authority: SU
Inventors: Александр Иванович Волков; Сергей Викторович Агеев; Виталий Семенович Котов; Валентина Георгиевна Виноградова; Ирина Дмитриевна Аполенова; Николай Алексеевич Фомин
Original assignee: Предприятие П/Я Р-6886
Priority date: 1985-07-08
Filing date: 1985-07-08
Publication date: 1987-02-23

Abstract

Изобретение относитс к области обработки цифровых данных, поступающих из каналов св зи, и может быть использовано, в частности, в устройствах приема и обработки дискрет ных сообщений на базе ЭВМ. Целью изобретени вл етс увеличение эффективности за счет предварительной обработки информации. Устройство содержит генератор импульсов, блок пам ти , блок анализа информации, блок выдачи информации, распределитель импульсов, блок переключени режима, блок управлени , узел прерывани . 7 ил. с S со to со ;о со 4

Description

Изобретение относитс к области обработки цифровых данных, поступающих из каналов св эи и может быть использовано, в частности, в устройствах приема и обработки дискретных сообщений на базе ЭВМ.

Цель изобретени - увеличение .эффективности за счет предварительной обработки информации.

На фиг. 1 представлена блок-схема устройства; на фи г. 2 - схема блока пам ти; на фиг. 3 - схема блока анализа информации; на фиг. 4 - схема блока выдачи информации; на фиг. 5 - схема блока переключени режима; на фиг. 6 - схема блока управлени ; на фиг. 7-схема узла прерывани .

Устройство содержит (фиг. 1) генератор 1 импульсов, блок 2 пам ти, блок 3 анализа информации, блок 4 выдачи информации, распределитель 5 импульсов, блок 6 переключени режима , блок 7 управлени , узел 8 прерывани , вход - выход 9 устройства, вход 10 и выход 11 устройства.

Блок 2 пам ти содержит (фиг. 2) счетчик 12 адреса записи, счетчик 13 адреса считывани , триггер 14, коммутатор 15, узел 16 сравнени , оперативную пам ть 17, элемент ИЛИ 18.

Блок 3 анализа информации содержи ( фиг. 3) регистры 19 масок, регистры 20 эталонов, дешифраторы 21 - 23, регистр 24 управлени , регистр 25 совпадений, дешифратор 26 совпадений , группы элементов И 27, элементы 28 сравнени .

Блок 4 выдачи информации содержит (фиг. 4) сдвиговый регистр 29 и коммутаторы 30 и 31.

Блок 6 переключени режима содержит (фиг. 5) сдвиговые регистры 32, коммутаторы 33 знака и коммутаторы 34 режима. Каждый коммутатор 34 режима содержит элементы И-НЕ 35 и 36, элемент НЕ 37 и элемент И-НЕ 38 Блок 6 содержит также элемент И 39.

Блок 7 управлени содержит (фиг.6) триггеры 40-45, счетчик 46, дешифратор 47, элементы ИЛИ 48 - 51, элементы НЕ 52 и J3, элементы И 54 - 59.

Узел 8 прерывани содержит (фиг.7) дешифратор -60 кода длительности знака , реверсивные счетчики 61 знака и 62 базы анализа, триггеры 63 и 64, элементы И 65 - 71.

Устройство работает следующим образом .

0

5

0

5

ЗО

35

40

45

50

55

После общесистемного сигнала Установка в начальное состо ние, приход щего извне, ЭВМ через восьмиразр дную системную шину 9 данных последовательно загружает коды в каждый из четырех регистров 19 масок и четырех регистров 20 эталонов (фиг. 2). Сигнал разрешени записи кода с системной шины данных в конкретный регистр вл етс резуль татом дешифрации на дешифраторе 21 или 22 кода адреса, проход щего по шине 10 адреса из ЭВМ в регистр 24 кода управлени (фиг. 2). Сигнал, вл ющийс результатом дешифрации дешифратором 23 кода адреса регистра 24 управлени одновременно с сигналом разрешени записи кода в регистр 24 вл етс также сигналом начала работы устройства Пуск, снимаемым с выхода блока 3 (фиг. 1). В ответ на сигнал Пуск, приход щий на вход блока 7 управлени при наличии высокого потенциала на линии синхроимпульсов , сопровождающих биты данных , блок 7.управлени выдает на выход сигнал, поступающий на вход распределител 5 и запускающий схему формировани первичной сетки тактирующих импульсов С1-С5, формирующихс из опорной частоты генератора 1 .

По импульсу СЗ последовательно поступающа из канала св зи дискретна информаци побитово записываетс в блок 2 пам ти. Считывание непрерывно накапливаемой в блоке 2 пам ти информации управл етс ЭВМ. Считанный из блока 2 пам ти бит информации поступает на вход блока 6 переключени режима (фиг. 5), представл ющего собой цепочку сдвиговых регистров 32 с измен емыми схемой включени и длиной анализируемого фрагмента информации. Запись на вход цепочки нового бита и сдвиг данных по цепочке осуществл ютс по импульсу С8, формируемому блоком 7 управлени . Режим включени сдвиговых регистров 32 (последовательный, последовательно-параллельный или параллельный ) задаетс ЭВМ посредством записи в двух разр дах регистра 24 управлени соответствующей кодовой комбинации.

Сигналы, вл ющиес результатом дешифраций кода режима, поступают на коммутаторы , 34 режима, которые

31

формируют каналы протекани информации по регистрам 32, Длина анализируемого фрагмента информации зависит от длительности знаков, передаваемых по каналу св зи. Длительность знаков (п ть, шесть или семь) известна заранее и закодирована в двух разр дах регистра 24 управлени . Аппаратно длина информационного фрагмента измен етс посредством коммутации трех старших разр дов восьмиразр дных сдвиговых регистров 32 на один выход Коммутацию осуществл ет соответствующий каждому регистру 32 коммутатор 33 согласно коду длительности знака; с информационных выходов сдвиговых регистров 32 посто нно снимаютс четыре параллельных восьмиразр дных кода.

Таким образом, в зависимости от режима включени на входы блока 3 .анализа поступают тридцать две информационные линии, где:

все линии соответствуют различным битам информационной последователь- ности;

первые шестнадцать линий попарно идентичны вторым шестнадцати лини м;

идентичны соответствующие разр ды всех четырех восьмиразр дных кодов.

В блоке 3 анализа поступающие из блока переключени режима на входы поразр дных элементов И 27 восьмиразр дные коды перемножаютс с содержимым регистров 19 масок, а затем поразр дно сравниваютс на элементах 28 сравнени кодов с содержимым регист- .ров 20 эталонов. Четыре сигнала, вл ющиес результатом сравнений, по- cTynaJOT с элементов 28 сравнени на входы дешифратора 26 совпадений, куда поступает также код режима. Результатом дешифрации вл етс сигнал Обнаружение или Нет обнаружени , приход щий на выход блока 3 анализа. В силу того, что сигнал Обнаружение может витьс результатом ошибочного (промежуточного) .совпадени последо- вательности информационных бит с эталонами , возникает необходимость его познакового тактировани .

Далее, так как факт обнаружени искомой комбинации информационных бит влечет за собой цикл машинной обработки полученного прерывани , необходимо избавитьс от избыточности пре- Р1)1ваний, т.е. внести некоторый знаковый интервал (базу анализа), на котором в ЭВМ поступило бы не больше одно9944

го прерывани . Введение базы ана;п1за исключает обработку избыточной информации о совпадени х с эталонами и существенно повышает быстродействие системы в целом. Эти задачи решаютс узлом 8 прерывани .

Код длительности знака приходит на первые управл ющие входы дешифратора 60 кода длительности знака, а с его выхода - на вход реверсивного счетчика 61 знака, работающего на вычитание . Запись кода в счетчик 61 призводитс импульсом С6 в том случае, если-на выходе триггера 63 высокий потенциал. Обратный счет производитс по импульсу С7, поступающему на вход счетчика, вл ющийс первым тактовым входом узла 8 прерывани . Когда содержимое счетчика 61 становитс равным нулю, на его выходе по вл етс импульс, который перебрасывает триггер 64 в единичное состо ние, тем самым открыва элемент И 68, и импульс С6 перезаписывает по управл ющему входу код длительности знака в реверсивный счетчик 61 знака. Следующий за импульсом С7 импульс С8 перебрасывает триггер 63 в нулевое состо ние и через элемент И 69 поступает на вход реверсивного счетчика 62 базы анализа, на входы которого подаетс через вторые управл ющие входы узла прерывани код базы анализа, поступающий также и на элемент И 65. Запись кода в счетчик 61 производитс импульсом С6, поступающим на его вход.

Из этого следует, что счет происходит по импульсу С8, тактированному импульсом с выхода реверсивного счетчика 61 знака. Таким образом, на выходе реверсивного счетчика 62 базы анализа импульсы будут по вл тьс через каждые К знаков, где К определ етс кодом базы анализа. Через элемент И 66 сигналы с выхода реверсивного счетчика 62 и элемента И 65 поступают на элемент И 67 и управл ют сигналом, проход щим на другой вход элемента И 67 и вл ющимс входом узла 8 прерывани . С выхода элемента И 67, вл ющегос выходом узла Ь, снимаетс сформированный сигнал Прерывание. Сигнал на выходе элемента И 66 перебрасывает триггер 64 в единичное состо ние., чем .открывает элемент И 71, пропускаю- щий импульс С6 на управл ющий вход -реверсивного счетчнка 62 базы анапиза . Импульсом С 6 в счетчик 62 перезаписываетс код базы анализа, приход щий на третий тактовый вход узла 8 импульс С9 сбрасывает триггер 64 и, если по второму входу элемент И 70 открыт, поступает на выход устройства сопр жени .

С выхода коммутатора 33 знака блока 6 переключени режима биты информации последовательно поступают на вход сдвигового регистра 29, вл ющийс входом блока 4. Сдвиг данных в регистре 29 производитс по импульсу С8, приход щему на тактовый вход каскада. Восьмиразр дный параллельный код информационного знака поступает через выходы каскада на межсистемную шину, причем шестой и седьмой разр ды кода заведены через коммутатор 30 шестого разр да и коммутатор 31 седьмого разр да, что позвол ет обнул ть лишние разр ды кода при длине знака меньше восьми бит (шесть или семь). Сдвиг информации в регистре 29 происходит одновременно со сдвигом в цепочке регистров 32 блока 6 переключени режима.

Работа устройства сопр жени обеспечиваетс блоком 7 управлени , основными функци ми которого вл ютс формирование вторичной сетки тактовых импульсов С6-С9 и управление блоком 2 пам ти. Тактовые последовательности импульсов формируютс с помощью счетчика 46 и дешифратора 47, стробируемого счетными импульсами со счетного входа счетчика 46. Сигнал, приход щий с входа начальной установки , через элемент ИЛИ 48 поступает на входы триггеров 40 и 41, устанавлива их в единичное состо ние, а через элемент ИЛИ 51 - на вход триггера 43, устанавлива его в нулевое состо ние.

Элемент И 56 закрыт по первому входу, и на вход Обнуление счетчика 46 ароходит обнул ющий потенциал , одновременно блокиру через элемент НЕ 53 его счетный вход.

Приход щий на вход блока управлени сигнал Пуск вырабатываемый в блоке 3 анализа, через элемент ИЛИ 49 поступает На входы триггеров 40 и 41,

JO

триггер 42, на вход которого он приходит , находитс в единичном состо нии и элемент И 54 открыт по входу. В момент прихода информационного синхроимпульса на выходе элемента И 54 по вл етс единичный сигнал, проход щий через элемент И 57 на выход бло- |ка. Положительна ступенька на в.ходе 1распределител 5 означает формирова- ,ние первичной сетки тактирующих импульсов С1-С5, поступающих с распределител 5 соответственно на входы блока 2 пам ти.

15

20

25

30

Импульсом С1 показание счетчика 12 адреса записи устанавливаетс на единицу . Следующим импульсом С2 триггер 14 перебрасываетс в нулевое состо ние , и на первом управл ющем входе оперативной пам ти (ОП) 17 устанавливаетс уровень логического нул , что соответствует режиму записи данных в ОП 17. Импульсом СЗ очередной бит данных записываетс в чейку ОП 17, адрес которой определ етс счетчиком 12 адреса и выходом коммутатора 15 адреса. Следующим импульсом С4 триггер 14 перебрасываетс в единичное состо ние, и до прихода следующего информационного синхроимпульса блок 2 пам ти находитс в режиме считывани данных из ОП 17. Импульс С5, приход на тактовый вход блока 7 управлени , перебрасывает триггеры 40

35 и 41 в единичное состо ние. Это приводит к тому, что инвертированный эле- jментом НЕ 52 сигнал с выхода элемента И 55 блокирует элемент И 57 и на выходе блока 7 управлени (входе распределител ) устанавливаетс уровень логического нул .

Сигнал на выходе элемента И 56 через элемент НЕ 53 разблокирует элемент ИЛИ 50, и через него на счетный вход начинают поступать с тактового входа импульсы опорного генератора 1 . С выходов счетчика 46, вл ющихс двум .младшими его разр дами, кодовые комбинации поступают на соот50 ветствующие входы дешифратора 47. Так как счетчик 46 перебрасываетс спадом положительного счетного импульса , а дешифратор 47 стробируетс

40

45

передним фронтом того же импульса, обнул их. На выходе элемента НЕ 52 55 поступающего на его первый стробирую- и входе элемента И 57 устанавливаетс уровень логической единицы. К приходу синхроимпульса, сопровождающего мент времени, соответствующий ко- информационный бит в канале св зи, довой комбинации 00 на выходах счет|ЩИЙ вход, первый импульс на выходе дешифратора 47 по вл етс в мо

5

0

5

0

5 и 41 в единичное состо ние. Это приводит к тому, что инвертированный эле- jментом НЕ 52 сигнал с выхода элемента И 55 блокирует элемент И 57 и на выходе блока 7 управлени (входе распределител ) устанавливаетс уровень логического нул .

Сигнал на выходе элемента И 56 через элемент НЕ 53 разблокирует элемент ИЛИ 50, и через него на счетный вход начинают поступать с тактового входа импульсы опорного генератора 1 . С выходов счетчика 46, вл ющихс двум .младшими его разр дами, кодовые комбинации поступают на соот0 ветствующие входы дешифратора 47. Так как счетчик 46 перебрасываетс спадом положительного счетного импульса , а дешифратор 47 стробируетс

0

5

передним фронтом того же импульса, поступающего на его первый стробиру мент времени, соответствующий ко- довой комбинации 00 на выходах счет

|ЩИЙ вход, первый импульс на выходе дешифратора 47 по вл етс в мочика 46. Продолжающие поступать на счетчик 46 импульсы опорной частоты формируют поступающие импульсы С7 - С9, соответствующие кодовьм комбинаци м на входах дешифратора 47 соответственно 01, 10, 11. Импульс С9 стробирует по синхровходу тригге- :ра 41 сигнал, приход щий на его информационный вход. Этот сигнал соответствует по влению на тактовом входе устройства сопр жени синхроимпульса , сопровождающего новый бит информации. До тех пор триггер 41 на ходитс в единичном состо нии и дешифратор 47 продолжает формировать импульсы С6-С9.

При по влении на входе устройства нового бита информации по сопровождающему его синхроимпульсу на выходе элемента И 54 по вл етс сигнал , который стробируетс импульсом С9 и перебрасывает триггер 41 в нулевое состо ние, что ведет к обнулению счетчика 46 и блокированию его счетного входа. Одновременно открываетс элемент И 57, и на входе распределител устанавливаетс положитель- ный потенциал, что означает разре- щение формировани импульсов С1-С5 и начало нового цикла Запись-считывание . Импульс С7 поступает на вход счетчика 13 адреса считывани и увеличивает адрес считывани бита из блока 2 пам ти на единицу. Следующий за ним импульс С8 приходит на другой вход. Через элемент ИЛИ 18 он поступает на второй управл ющий вход ОП 17 и по этому импульсу происходит считывание очередного бита информации на цепочку регистров 32 блока 6 переключени режима.

Опорна частота генератора 1 много

больше частоты следовани информационных синхроимпульсов, в результате на один импульс записи СЗ приходитс несколько импульсов считывани С8. Это св зано с необходимостью согласовани записи и считывани информации из блока 2 пам ти, так как после обнаружени искомого кадра информации считывание информации из ОП 17 прекращаетс и устройство сопр жени находитс в режиме ожида- ни , гфодолжа накапливать информацию При одинаковых скорост х записи и считывани это неизбежно приводит к переполнению ОП и потере информации

5

0

5

В блоке 2 пам ти посто нно происхо---.. дит сравнение содержимого счетчика 12 адреса записи и счетчика 13 адреса считывани на элементе 16 сравнени адресов. Из-за различи в скорост х наступает момент, когда счетчик 13 адреса считывани догонит счетчик 12 адреса записи. В этом случае на выходе элемента 16 сравнени адресов, вл ющемс выходом перепол нени блока 2 пам ти, по вл етс сигнал совпадени адресов, который поступает на вход блока 7 управлени (на вход триггера 40), стробируетс импульсом С6, поступающим с выхода дешифратора 47 и перебрасывает триггер 40 в нулевое состо ние, что, в свою очередь , ведет к обнулению счетчика 46 и блокировке его счетного входа. До прихода нового бита информации из канала импульсы С6-С9 генерироватьс не будут, следовательно, не будет происходить и считывание информации из ОП 17.

0

5

0

5

С приходом следующего информационного синхроимпульса начинает новый цикл. После -по влени на входе блока 7 управлени , сигнала разрешени , формируемого в узле 8 прерывани , импульс С9 проходит через элемент И 58 и устанавливает триггеры 44 и 45 в нулевое состо ние. Так как потенциал на выходе триггера 45 ответственен j за формирование сигналов С7 и С8, после прихода сигнала разрешени с выходов дешифратора снимаютс лишь сигналы С6 и СУ. В это врем ЭВМ считывает из блока 3 анализа содержимое регистра 25 совпадений, анализирует состо ние устройства сопр жени и принимает решение о дальнейшем режиме функционировани .

Дл устройства сопр жени результатом анализа вл етс перезагрузка регистра 24 управлени , вход щего в состав блока 3 анализа. Сигнал Пуск сбрасывает триггер 44 в единичное состо ние и открывает элемент И 59. Импульс С6 через элемент И 59 перебрасывает триггер 45 в единичное состо ние, что разблокирует дешифратор 47 на формирование импульсов С7 и С8.

Claims

Формула изобретени

Устройство дл сопр жени вычислительной машины с каналом св зи, содержащее блок анализа информации, блок выдачи информации, блок пам ти, генератор импульсов, причем информационный вход блока пам ти вл етс информационным входом устройства дл подключени к каналу св зи, группа входов-выходов логических условий блока анализа информации вл етс группой входов-выходов логических условий устройства дл подключени к группе управл ющих входов-выходов вычислительной машины, перва группа информационных входов блока анализа информации вл етс группой информационных входов устройства дл под- к:ж1чени к группе информационных выходов вычислительной машины-, вход начальной установки блока пам ти вл етс входом начальной установки устройства дл подключени к выходу начальной установки вычислительной машины, группа информационных выххэ- дов блока выдачи информации соединена с группой информационных входов вычислительной машины, отличающеес тем, что, с целью увеличени эффективности за счет предварительной обработки информации, в него введены блок управлени , блок переключени режима, распределитель импульсов, узел прерывани , причем вход начальной установки блока управлени подключен к выходу начальной установки вычислительной машины, синхровход блока управлени подключен к синхровходу вычислительной машины , выход прерывани узла прерывани соединен с разрешающим входом блока управлени и. вл етс выходом прерывани устройства дл подключени кАвходу прерывани вычислительной машины, стробирующий выход узла прерывани вл етс синхровыходом устройства подключени к синхровходу вычислительной машины, при этом выход генератора импульсов соединен с тактовым входом распределител импульсов и первым тактовым входом блока управлени , первый выход которого соединен с запускающим входом распределител импульсов, первый, второй, третий тактовые выходы кото- рого соединены с входами записи, считывани и первым синхровходом блока пам ти соответственно, первый адресный вход которого соединен с вторым тактовым входом блока управлени и с четвертым тактовым выходом распределител импульсов, п тый такто

выи выход которого соединен с третьим тактовым входом блока управлени , вход логического услови которого соединен с выходом переполнени бло- ка пам ти, информационный выход которого соединен с информационным входом блока переключени режима, так- товый вход которого соединен с первым установочным входом узла прерыва- ни , с вторым синхровходом блоки пам ти и с вторым выходом блока управлени , третий выход которого соединен с вторым адресным входом блока пам ти и со счетным входом узла прерывани , стробирующий вход которого соединен с четвертым выходом блока управлени , п тый выход которого соединен с вторым установочным входом узла прерывани и с тактовым входом блока анализа информации, выход обнаружени которого соединен с разрешающим входом узла прерывани , перва группа входов логических условий которого соединена с первой группой выходов логических условий блока анализа информации, втора группа выходов логических условий соединена с первой группой вхо- дов логических условий блока переключени режима, с второй группой входов логичес ких условий узла прерывани и с группой входов логических условий блока выдачи информации, тактовый и информационный входы которого соединены с тактовым и информационным вы- ходами блока переключени режима соответственно , втора группа входов логических условий и группа информационных выходов которого соединены с третьей группой выходов логических условий и с второй группой информационных входов блока анализа информации соответственно, выход пуска которого соединен с входом пуска блока управлени , причем блок управлени содержит .счетчик, дешифратор, шесть триггеров, шесть элементов И, четыре элемента ИЛИ, два элемента НЕ, причем первый вход первого элемента ИЛИ соединен с первым входом второго эле- мента ИЛИ и вл етс входом начальной установки блока управлени , первый вход первого элемента И соединен с единичным входом первого триггера и вл етс синхровходом блока управ- лени , первый вход второго элемента И вл етс разрешающим входом блока управлени , первый вход третьего элемента ИЛИ вл етс первым тактовым входом блока управлени , первый вход

11

четвертого элемента ИЛИ вл етс вторым тактовым входом блока управлени , второй вход первого элемента ИЛИ соединен с нулевым входом пер- вого триггера, с единичным входом второго триггера и вл етс третьим тактовым входом блока управлени , информационный вход третьего триггера вл етс входом логического услови блока управлени , второй вход четвертого элемента ИЛИ соединен с единичным входом четвертого триггера и вл етс входом пуска блока управлени ,

выход третьего элемента И вл етс первым выходом блока управлени ,

первый и второй выходы дешифратора вл ютс вторым и третьим выходами блока управлени соответственно, третий выход дешифратора соединен с синхро- входом третьего триггера, с первым входом четвертого элемента И и вл етс четвертым выходом блока управлени , четвертый выход дешифратора соединен с вторым входом второго элемента И, с синхровходом п того триг- гера и вл етс п тым выходом блока управлени , при этом в блоке управлени выход первого триггера соединен с вторым входом первого элемента И,

1

выход которого соединен с информацион-30 второго, третьего коммутаторов режиным входом п того триггера и с первым входом третьего элемента И, второ выход которого соединен с выходом первого элемента НЕ, вход которого соединен с первым входом п того эле- MeH Va И и с выходом шестого элемента И, первый и второй входы которого соединены с выходами третьего и п того триггеров соответственно, единичные входы которых соединены с выходами первого элемента ИЛИ, нулевой вход п того триггера соединен с нулевым входом третьего триггера, с выходом четвертого элемента ИЛИ, с втррым входом второго элемента ИЛИ, вы- 45 с первым, вторым, третьим информационными входами первого, второго, третьего и четвертого .коммутаторов знака соответственно, информационные выходы первого, второго, третьего коммутаторов знаков соединены с вторыми информационными входами первого, второго, третьего коммутаторов режима соответственно, информационные выходы которых соединены с информа- 55 ционнЕ1ми входами второго, третьего, четвертого сдвиговых регистров соход которого соединен с вторым входом п того элемента И, выход которого соединен с нулевым входом счетчика и с входом второго элемента НЕ, выход которого соединен с вторым входом50

третьего элемента ИЛИ, выход которого соединен со стробирующим входом дешифратора и счетным входом счетчика, первый и второй разр дные выходы которого соединены с первым и вторым информационными входами дешифратора

соответственно, разрешающий вход кото- ответственно, управл ющий вход второ- рого соединен с выходом шестого триг- го коммутатора режима соединен с вы- гера и с вторым входом второго элемен- ходом элемента И, соответствующий

tO

15

20 9199412

та И, выход которого соединен с нулевым входом четвертого триггера и с нулевым входом шестого триггера, единичный вход шестого триггера соединен с выходом четвертого элемента И, второй вход которого соединен с выходом четвертого триггера, выход второго элемента ИЛИ соединен с нулевым входом второго триггера, блок переключени режима содержит четыре сдвиговых регистра, четыре коммутатора знака, три коммутатора режима, элемент И, при этом каждый коммутатор режима содержит три элемента И-НЕ и элемент НЕ, причем группы информационных выходов первого, второго, третьего и четвертого сдвиговых регистров образуют группу информационных выходов блока переключени режима, группа входов элемента И образует первую группу Iвходов логических условий блока переключени режима, группы управл ющих входов первого, второго, третьего и четвертого коммутаторов энака образуют вторую группу входов логических условий блока переключени режима, информационный вход первого сдвигового регистра соединен с первыми информационными входами первого.

ма и вл етс информационным входом блока переключени режима, тактовый вход первого сдвигового регистра соединен с тактовыми входами второго , третьего, четвертого сдвиговых регистров и вл етс тактовым входом и тактовым выходом блока переключени режима, информационный выход четвертого коммутатора знака вл етс информационным выходом блока пере- -ключени режима, а при этом первые, вторые, третьи информационные выходы первого, второго, третьего и четвертого сдвиговых регистров соединены

13

вход группы входов которого соединен с управл ющими входами первого и третьего коммутаторов режима, при этом в каждом коммутаторе режима первые входы первого и второго элементов И-НЕ вл ютс первым и вторым информационными входами коммутатора режима, выход третьего элемента И-НЕ вл етс информационным выходом коммутатора режима, вход элемента НЕ соединен с вторым входом второго элемента И-НЕ и вл етс управл ющим входом коммутатора режима, причем в коммутаторе режима выход элемента НЕ соединен с вторым входом первого элемента И-НЕ, выход которого соединен с первым входом третьего элемента И-НЕ, второй вход которого соединен с выходом второго элемента И-НЕ, блок анализа информации содержит четыре регистра масок, четыре регистра эталонов, три дешифратора, четыре элемента сравнени , четыре группы элементов И, регистр совпадений , дешифратор совпадений, регистр управлени , причем группы информационных входов первого, второго, третьего, четвертого регистров масок первого, второго, третьего, четвертого регистров эталонов, регистра управлени и группа информационных выходов регистра совпадени образуют группу входов-выходов логических условий блока анализа информации, груп пы информационных входов первого, второго и третьего дешифраторов об- разуют первую группу информационных входов блока анализа информации, первые входы элементов И первой, второй, третьей и четвертой групп образуют вторую группу информационных входов блока анализа информации, перва и втора группы информационных выходов регистра управлени образуют первую и вторую группы выхо , - -

9199Д14

дов логических условий соответствен- треть группа информационных выШ

15

20

25

30

35

40

45

но,

ходов регистра управлени соединена с группой управл ющих входов дешифратора управлени и образует третью группу выходов логических условий блока анализа информации, выход дешифратора совпадени и вход чтени регистра совпадени вл ютс выходом обнаружени и тактовым входом блока анализа информации соответственно, первый выход первого дешифратора соединен с входом записи регистра управлени и вл етс выходом пуска блока анализа информации, при этом в блоке анализа информации второй выход первого дешифратора соединен с входом записи регистра совпадений, первый, второй, третий и четвертый информационные входы которого соединены с первым , вторым, третьим и четвертым информационными входами дешифратора совпадений и с выходами первого, второго, третьего и четвертого элементов сравнени соответственно, первые группы входов которых соединены с выходами элементов И первой, второй , третьей и четвертой групп соответственно , вторые входы которых соединены с группами информационных выходов первого, второго, третьего и четвертого регистров масок соответственно , входы записи которых соединены с первым, вторым, третьим, четвертым выходами второго дешифратора соответственно, вторые группы входов первого, второго, третьего, четвертого элементов сравнени соединены с группами информационных выходов первого, второго, третьего, четвертого регистров эталонов соответст-, венно, входы записи соедине- ,ны с первым, вторым, третьим, четвертым выходами третьего дешифратора ,

U2.2

Г

ОЯ}$

Kt

чв

От 6

От 6

Фиг.

mS emS ofnJ

Kt,S

от}

HS;i