SU1608657A1

SU1608657A1 - Преобразователь код-веро тность

Info

Publication number: SU1608657A1
Application number: SU884365544A
Authority: SU
Inventors: Виктор Иванович Борщевич; Владимир Дмитриевич Жданов; Сергей Николаевич Филимонов; Виталий Федорович Гушан; Юрий Анатольевич Пушняк
Original assignee: Кишиневский политехнический институт им.С.Лазо
Priority date: 1988-01-18
Filing date: 1988-01-18
Publication date: 1990-11-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при стохастическом контроле цифровых объектов и моделировании случайных процессов в задачах анализа дискретных систем. Цель изобретени - сокращение аппаратных затрат. Преобразователь содержит счетчик 1, генератор 2 псевдослучайной последовательности, триггеры 3-6, элементы И-НЕ 7-8, элемент НЕ 9, элемент ИЛИ 10 и мультиплексор 11. Поставленна цель достигаетс благодар введению новых св зей и блоков. 1 ил., 1 табл.

Description

25

30

чальной установки преобразовател по- 20 типлексор, два элемента И-НЕ, эле- даетс имцулъс, который устанавливает выходы триггеров 3-6 в исходное состо ние . Формирование сигналов с веро тностью , значение которой задано в интервале 0,1 , происходит за один цикл, длительность .которого определ етс частотой импульсов, поступающих на тактовьй вход преобразовател .

Режимы работы преобразовател , определ ющие интервал формировани Р(1): 1/2, (1-1/2)« , (1/2) 1/2, единичные или нулевые значени веро тностей приведены в таблице. / По импульсу с входа строба записи кода веро тности в триггеры 4 и 5 сываетс значение логического кода, соответствующее выбранному режиму работы , а в счетчик 1 с группы записываетс п-разр дньгй -код.

Импульсы с тактового выхода, пройд через элемент И-НЕ 7, .элемент НЕ 9, поступают на счетчик 1, генератор 2 и вход С триггера 6. По каждому тактовому импульсу на вькоде генератора 2 по вл етс логический О

запи- с

40

или 1 веро тностью 1/2(Ро(0) р(1) 1/2). Триггер 6 осуществл ет перемножение значений веро тности порождени логического уровн . За N тактов на выходе генератора 2, а . следовательно, на выходе преобразовател по вл етс логический уровень 1 со значением веро тности Р(1): : (1/2/ -1 - (1/2). Счётчик 1 отсчитывает N тактовых импульсов. Интервалы формировани Р(1), а так- , же вырожденные значени веро тности «iQi j. задаютс в соответствии с таблицей.

45

50

55

мент ШШ, элемент НЕ, причем первый вход элемента ИЛИ вл етс входом начальной установки преобразовател выход элемента ИЛИ соединен с входа ми обнулени первого, второго и тре тьего триггеров, инверсный выход пе вого триггера соединен с первым раз дом адресного входа мультиплексора, инверсный выход второго триггера со динен с первым информационным входо мультиплексора и первым входом первого элемента И-НЕ, второй вход кот рого соединен с входом синхронизаци генератора псевдослучайной последов тельности и подключен к выходу элем та НЕ, вход которого соединен с выч ющим входом счетчика и подютючен к выходу второго элемента И-НЕ, первы вход которого вл етс тактовым вхо дом преобразовател , инверсный выхо третьего триггера соединен с вторым информационным входом мультиплексо вторым разр дом адресного входа му типлексора,. инверсный выход четвер того триггера соединен с вторым вх дом второго элемента Й-НЕ, информа ционные входы счетчика и третьего четвертого триггеров образуют вход задани кода веро тности преобразо тел , выход переполнени счетчика единен с входом синхронизации четв того триггера и подключен к втором входу элемента ИЛИ, выход генерато псевдослучайной последовательности соединен с информационным входом второго триггера, вход синхронизац которого соединен с выходом элемен НЕ, входы обнулени и суммировани счетчика образуют вход задани реж

25

30

20 типлексор, два элемента И-НЕ, эле-

,

40

,

45

50

55

мент ШШ, элемент НЕ, причем первый вход элемента ИЛИ вл етс входом начальной установки преобразовател , выход элемента ИЛИ соединен с входами обнулени первого, второго и третьего триггеров, инверсный выход первого триггера соединен с первым разр дом адресного входа мультиплексора, инверсный выход второго триггера соединен с первым информационным входом мультиплексора и первым входом первого элемента И-НЕ, второй вход которого соединен с входом синхронизации генератора псевдослучайной последовательности и подключен к выходу элемента НЕ, вход которого соединен с вычитающим входом счетчика и подютючен к выходу второго элемента И-НЕ, первый вход которого вл етс тактовым входом преобразовател , инверсный выход третьего триггера соединен с вторым информационным входом мультиплексора и вторым разр дом адресного входа муль-. типлексора,. инверсный выход четвертого триггера соединен с вторым входом второго элемента Й-НЕ, информационные входы счетчика и третьего и четвертого триггеров образуют вход задани кода веро тности преобразовател , выход переполнени счетчика соединен с входом синхронизации четвертого триггера и подключен к второму входу элемента ИЛИ, выход генератора псевдослучайной последовательности соединен с информационным входом второго триггера, вход синхронизации которого соединен с выходом элемента НЕ, входы обнулени и суммировани счетчика образуют вход задани режим преобразовател , информационный BJод генератора псевдослучайной последе вательности соединен с входом обну- счетчика и с входами установ- ки в 1 всех триггеров, суммирующий вз;од счетчика соединен с третьим ин- ф(|рмационным входом мультиплексора и третьим разр дом адресного входа

,

мультиплексора, выход которого вл етс ВЫХОДОМ преобразовател , входы синхронизации первого и третьего триггеров соединены с входом обнулени четвертого триггера, подключены к входу предварительной записи счетчика и образуют вход строба записи кода веро тности преобразовател .

II

1

О

1

1 о

Claims

Формула изобретения

Преобразователь код - вероятность, содержащий счетчик, генератор псевдослучайной. последовательности, отличающийся тем, что, с целью уменьшения аппаратных затрат, в него введены четыре триггера, мультиплексор, два элемента И-НЕ, элемент ИЛИ, элемент НЕ, причем первый вход элемента ИЛИ является входом начальной установки преобразователя, выход элемента ИЛИ соединен с входами обнуления первого, второго и третьего триггеров, инверсный выход первого триггера соединен с первым разрядом адресного входа мультиплексора, инверсный выход второго триггера соединен с первым информационным входом мультиплексора и первым входом первого элемента И-НЕ, второй вход которого соединен с входом синхронизации генератора псевдослучайной последовательности и подключен к выходу элемента НЕ, вход которого соединен с вычитающим входом счетчика и подключен к выходу второго элемента И-НЕ, первый вход которого является тактовым входом преобразователя, инверсный выход третьего триггера соединен с вторым информационным входом мультиплексора и вторым разрядом адресного входа мультиплексора,. инверсный выход четвертого триггера соединен с вторым входом второго элемента Й-НЕ, информационные входы счетчика и третьего и четвертого триггеров образуют вход задания кода вероятности преобразователя, выход переполнения счетчика соединен с входом синхронизации четвертого триггера и подключен к второму входу элемента ИЛИ, выход генератора псевдослучайной последовательности соединен с информационным входом второго триггера, вход синхронизации которого соединен с выходом элемента НЕ, входы обнуления и суммирования счетчика образуют вход задания режи1608657 ⁶ мультиплексора, выход которого являет ся выходом· преобразователя, входы

Мс преобразователя, информационный вход генератора псевдослучайной последсвательности соединен с входом обнуления счетчика и с входами установки в ”1 всех триггеров, суммирующий вход счетчика соединен с третьим информационным входом мультиплексора и третьим разрядом адресного входа синхронизации первого и третьего триг геров соединены с входом обнуления четвертого триггера, подключены к входу предварительной записи счетчика и образуют вход строба записи кода вероятности преобразователя.

Режим работы D-вход триггера 4 D-вход тригегера 5 р(1) т 1 1 [1/2,(1- 1/2)^ 0 0 [(1/2), 1/2] II 1 0 1 0 1 0