SU1591010A1 - Цифровой интегратор - Google Patents

Description

Изобретение относится к вычислительной и информационно-измерительной технике и предназначено для цифрочастотного интегрирования. Цель изобретения - повышение точности при каскадном соединении интеграторов. Интегратор содержит регистр управляющего кода, счетчик 2, блок 3 памяти таблицы приращений, элементы И 4,5, элемент ИЛИ 6. 2 ил.

Фиг.1

1591010 ΑΊ

3

1591010

4

Изобретение относится к вычислительной и информационно-измерительной технике и предназначено для цифрочастотного интегрирования.

Цель изобретения - повышение точности интегрирования при каскадном соединении интеграторов.

На фиг. 1 изображена структурная схема цифрового интегратора; на фиг. 2 - при-, мер каскадного наращивания интегратора.

Цифровой интегратор (фиг.1) содержит регистр 1 управляющего кода, счетчик 2, блок 3 памяти таблицы приращений, первый 4 и второй 5 элементы И, элемент ИЛИ 6, входы 7-13 и выходы 14-16.

" Интегратор работает следующим образом.

На информационный вход 7 регистра 1 управляющего кода от внешнего устройства поступает управляющее слово, определяющее число импульсов, которые необходимо сформировать на выходе устройства за цикл интегрирования. Запись в регистр 1 осуществляется передним фронтом импульса, поступающим от внешнего устройства по входу 8.

При необходимости (если счетчик 2 находится в ненулевом состоянии) осуществляется установка счетчика 2 в нулевое состояние, для чего на вход 9 подается импульс положительной полярности.

Указанные операции могут быть отнесены к циклу подготовки.

В цикле интегрирования на счетный вход Ю . интегратора поступает опорная импульсная последовательность, с каждым импульсом которой содержимое счетчика 2 увеличивается на единицу. По адресам, образованным содержимым регистра 1 и счетчика 2. с блока 3 памяти таблицы приращений осуществляется выборка последовательности импульсов, соответствующей данному управляющему коду, причем значение логической "1” на выходе блока 3 соответствует наличию импульса в данном такте, а значение логического "0^й - его отсутствию. Цикл пересчета счетчика 2 должен соответствовать циклу интегрирования.

Информация с блока 3 поступает на первый вход элемента И 4, на выходе которого формируются импульсы данного каскада. Выборка данных с блока 3 осуществляется во время действия импульса на входе 10, причем передний фронт последнего изменяет содержимое счетчика 2. Длительность импульса на входе 10 выбирают такой, чтобы завершить все операции по изменению содержимого счетчика 2, а также выборке данных с блока 3 памяти таблицы приращений. Формирование выходного импульса на выходе элемента И 4 осуществляется в промежутке между импульсами на входе 10 интегратора. Такое временное разнесение, которое выполнено в соответствии с принципом единой временной организации, позволяет исключить эффект гонок, После отработки η импульсов, где η цикл работы интегратора, на выходе счетчика 2 формируется импульс переполнения, который сигнализирует об окончании цикла интегрирования.

Каскадное включение интеграторов с целью увеличения цикла интегрирования производится в соответствии со структурной схемой (фиг.2). Для обеспечения каскадного включения выход 16 Ι-го интегратора подключается к суммирующему входу 13 (1+Т)-интегратора, причем вход 13 первого интегратора подключен к выходу логического "0". Вход 8 всех интеграторов подключен к выходу каскадного включения интегратора. Выход 14 переноса счетчика Ι-го интегратора соединен с счетным входом 10 (1+1}-го интегратора, причем вход 10 первого интегратора подключен к входу 11 первого интегратора. Входы 11 всех интеграторов соединены со стробирующим входом каскадного включения интеграторов. Выход 15 1-го интегратора соединен с входом 12 (1+1)-го интегратора, причем вход 12 первого интегратора подключен к выходу логической "1". Вход 9 начальной установки всех интеграторов подключен к входу начальной установки каскадного включения интеграторов. Входы 7 всех интеграторов образуют информационный вход каскадного включения интеграторов, причем старшие т (ггНодгп) разрядов управляющего слова поступают на первый каскад, последующие т разрядов на второй каскад и т.д. Выход 16 последнего интегратора подключен к выходу каскадного включения интегратора. Выход переноса счетчика последнего интегратора соединен с выходом "Конец интегрирований" каскадного включения интегратора.

При каскадном включении интегратора первый каскад формирует импульсы в течение (п-1) тактов, п-й такт выделяется для вставок импульсов следующего каскада. Для этого выход переполнения счетчика 2 первого каскада через элемент И 5 этого же каскада Соединяют со счетным входом 10 следующего каскада, т.е. счетчик 2 второго каскада изменяет свое состояние только в 11-м такте, а следовательно, и формирует импульсы только в этом же такте.

Получение выходной импульсной последовательности с выходом второго и пер5

1591010

6

вого каскада достигнут путем их суммирования элементом ИЛИ 6 второго каскада, для чего суммирующий вход 13 второго каскада подключают к выходу 16 интегратора первого каскада.

Совершенно аналогично соединены и последующие каскады. Так, например, при каскадном включении трех интеграторов цикл интегрирования

η х η х η = η³.

Первый каскад формирует импульсы в (1) - (п-1), (п+1) - (2п-1), (2п+1) - (Зп-1),... тактах.

Второй каскад формирует импульсывставки в п, 2п, Зп,... тактах, за исключением 15 п², 2п². Зп²,... тактов, где импульсы-вставки формируются третьим каскадом.

Введение элемента И 5 в каждый каскад обусловлено . необходимостью выделения сигнала переполнения счетчика 2 данного 20 каскада только в течение одного такта. Так, например, третий каскад должен формировать выходные импульсы в π², 2η , Зп².... тактах. Очевидно, что сигнал переполнения счетчика 2 второго каскада удерживается в 25 течение л тактовых промежутков времени. Согласно алгоритма работы интегратора для третьего каскада необходимо выделение только одного тактового промежутка времени. Очевидно, что в п² тактах сигнал 30 переполнения счетчиков первого и второго каскадов равен 1, а следовательно, умножив эти сигналы с использованием элемента И 5 второго каскада, выделяют сигнал, являющийся сигналом счета для третьего каскада, 35 причем активный уровеньуказанного сигнала удерживается в течение только одного такта сигнала, поступающего на счетный вход первого каскада (указанный вход является счетным входом каскадного включения

интегратора). Аналогично формируются сигналы для счетных входов других каскадов.

Claims (1)

1. Ф о р м у л а и з о б р е т е н и я Цифровой интегратор, содержащий ре5 гистр управляющего кода, блок памяти таблицы приращений, два элемента И и элемент ИЛИ, причем информационные входы интегратора соединены с информационными входами регистра управляющего кода, 10 вход синхронизации которого соединен с входом синхронизации управляющего кода интегратора, а выходы подключены к входам старших разрядов адреса блока памяти таблицы приращений, выход первого элемента И соединен с первым входом элемента ИЛИ, выход которого подключен к информационному выходу интегратора, о тличающийся тем, что, с целью повышения точности интегрирования при каскадном соединении интеграторов, в него введен счетчик, счетный вход которого соединен с входом тактовой частоты интегратора, вход начальной установки интегратора подключен к входу сброса счетчика, информационные выходы которого соединены с входами младших разрядов адреса блока памяти таблицы приращений, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с первым управляющим входом интегратора, второй управляющий вход которого соединен с третьим входом первого элемента И и первым входом второго элемента И, выход переполнения счетчика соединен с первым управляющим выходом интегратора и вторым входом второго элемента И, выход которого подключен к второму управляющему выходу интегратора, вход приращения предыдущего каскада интегратора соеди40 нен с вторым входом элемента ИЛИ.

   1591010