RU1837274C - Устройство дл предварительной обработки информации - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть исполь- зовано при проведении отладки и испытании измерительных и управл ющих систем, а также в различного рода имитаторах и тренажерах, работающих в комплексе с электронной вычислительной машиной. Цель изобретени  - повышение надежности работы устройства за счет исключени  возсо со Ч к ч ь

Description

можности считывани  ложной информации. Устройство содержит блок ввода 1, блок пам ти 3, счетчик времени 4, арифметический блок 5, шифратор 10, элемент задержки 11, коммутатор 12 и генератор опорной частоты 13. Новыми в устройстве  вл ютс  дополнительные элементы задержки 14, регистр 15 и элемент И 1.6. Положительный эффект

достигаетс  за счет фиксации значени  текущего времени интервала интерпол ции арифметическим блоком и выдачи ее через коммутатор, и за счет синхронизации во времени процессов переключени  счетчика, работы арифметического блока и выдачи информации через коммутатор. 7 ил.

Устройство относитс  к области вычислительной техники и может быть использо-1 вано при проведении отладки испытании измерительных и управл ющих систем, а также в различного типа имитаторах и тренажерах , работающих в комплексе с электронной вычислительной машиной (ЭВМ).

Целью изобретени   вл етс  повышение надежности работы путем исключени  ложных срабатываний из-за несинхронности работы отдельных блоков (счетчика времени , арифметического блока и элемента задержки).

На фйг.1 представлена блок-схема устройства; на фиг.2 - временна  диаграмма синхронизации работы блоков устройства; на фиг.З - функциональна  схема блока буферной пам ти 2; на фиг.4 функциональна  схема блока пам ти 3; на-фиг.5 - схема делител  6; на фиг.6 - схема элемента задержки 11; на фиг.7 - детализированный фрагмент схемы устройства, отражающий взаимодействие блока ввода 1, блока буферной пам ти 2 и блока пам ти 3 между собой и их св зь с другими блоками устройства.

Устройство содержит блок 1 ввода, блок 2 буферной пам ти, блок 3 пам ти, счетчик 4 времени, арифметический блок 5, включающий делитель 6, сумматоры 7 и 8, узел 9 умножени , шифратор 10, первый элемент 11 задержки, коммутатор 12, генератор 13 опорной частоты, второй элемент 14 задержки , регистр 15, элемент И 16, управл ющий вход 17 устройства, информационный 18 и управл ющий 19 выходы и информационный вход 20 устройства.

Блок 2 буферной пам ти (фиг.З) предназначен дл  записи информационного кадра независимо от наличи  или отсутстви  запросов от ЭВМ. Блок 2 содержит в своем составе набор регистров 21 в количестве п, определ емом размерами информационного кадра. В данном варианте реализации устройства в качестве регистров 21 используютс  интегральные микросхемы типа К 155 ИР 1.. Запись информации в блок 2 буферной пам ти осуществл етс  следующим

образом (фиг,7). Информаци  со входов 20 устройства йчМомент времени, начало которого определ етс  сигналом запроса с выхода 19 устройства, поступает в блок ввода

1. В блоке 1 часть информационных разр дов через блок усилителей 22 поступает параллельно на все информационные входы регистров 21 блока 2 буферной пам ти. Друга  часть разр дов вместе со стробирующим сигналом поступает на дешифратор 23 блока 1. Каждый из выходов дешифратора 23 соединен с соответствующим стробирую- щим входом каждого из регистров 21 блока 2 буферной пам ти. Таким образом, запись

информации в блок 2 осуществл етс  со стороны внешнего источника путем последовательной установки информационных разр дов, поступающих на все регистры 21 и последующим формированием стробирующих сигналов дешифратором 23, индивидуальных дл  каждого регистра 21 блока 2. Пор док записи информации в регистры определ етс  со стороны внешнего источника кодами, поступающими на дешифратор 23

блока 1 ввода и может быть произвольным. Блок 3 пам ти (фиг.4) предназначен дл  хранени  и выдачи операндов на арифметический блок 5 передачи информации на элемент 11 задержки в момент времени, определ емый запросом от ЭВМ. Блок 3 содержит в своем составе набор регистров 24 и коммутаторов 25. Регистры 24 могут быть реализованы на микросхемах типа К155ИР1, а коммутаторы - на микросхемах

типа К155ЕП2 или аналогичных. Управление записью/считыванием блока 3 пам ти осуществл етс  следующим образом (фиг.7). Информационные входы регистров блока 3 соединены с соответствующими выходами

регистров блока 2 последовательно. Запись информации в регистры 24 блока 3 пам ти осуществл етс  путем подачи стробирую- щего сигнала на все регистры 24 одновременно . Стробирующий сигнал формируетс 

одним из выходов второй группы выходов шифратора 10. Перезапись информации с

регистров блока буферной пам ти 3 осущестал етс  параллельно за один такт. Считывание информации из блока 3 пам ти осуществл етс  по сигналам шифратора 10 следующим образом. Код, формируемый шифратором 10, поступает с его первой Ф5 ппы выходов через адресные входы блока 3 пам ти на управл ющие входы коммутатора 25. Коммутатор 25 (фиг.4) выполнен строенным, т.е. транслирует информацию по трем параллельным каналам: на элемент задержки 11 и две группы входов сумматора 7 фифметического блока 5. Информаци  пр чсутствует на выходах блока 3 пам ти все вргм , пока поступает данный адрес на входблокаЗ.

Делитель 6 (фиг.5) осуществл ет опера- ци о делени  над операндами, поступающими на его первый и второй входы. Делитель 6 )еализован на микросхеме посто нного за юминающего устройства типа КР 556 РТ 5 (бкс; 348.322 ТУ 5). Операнды (делимое и депитель), поступающие на первый и второй вх ды делител  6 (фиг.1) поступают на соот- вегствующие группы адресных входов микросхемы КР556РТ5 (фиг.6). Суть данной реализации заключаетс  в том, что дл  ограниченного числа состо ний, т.е. дл  небольших по разр дности значений интервалов интерпол ции, можно предварительно вычислить- возможные дискретные значени  результатов делени  дл  различных операнде в и записать в посто нное запоминающее устройство.

Элемент 11 задержки (фиг.6) имитирует задержку прохождени  информации через систему устройств св зи с объектом (УСО) и or редел ет врем  задержки выдачи сигнала в ответ на внешний запрос. Элемент 11 соде ржит счетчик 26. который может быть выполнен на микросхеме К 155 ИЕ 7, генератор 27 импульсов, элемент И 28, триггер 29 и инвертор 30. Работа элемента 11 задержки осуществл етс  следующим образе м. Со вторых информационных выходов б; ока 3 пам ти (6м. фиг.4) на вход элемента згдержки 11 поступает код числа, сопро- вс ждаемый стробирующим сигналом со вто- рпх выходов шифратора 10. Счетчик 26 (фиг.6) в этот момент времени находитс  в рЕ жиме параллельного занесени , т.к. на его управл ющем режимами входе (контакт 1) находитс  нулевой потенциал. Четырехразр дный код с выходов блока пам ти 3 поступает на входы параллельного занесени  счетчика 26. Стробирующий сигнал от блока 10 поступает на синхровход триггера 2), устанавлива  его пр мой выход в единичное состо ние. Единичный уровень сиг- Hi ала с выхода триггера 29 переключает

счетчик 26 из режима параллельного занесени  в режим счета и одновременно разблокирует элемент И 28. С приходом очередного импульса от генератора импульсов 27 начинаетс  переключение счетчика 26. Процесс счета повтор етс  до тех пор, пока не исчерпаетс  врем  задержки, заданное кодом, записанным в счетчик 26. При окончании счета на выходе счетчика 26 по вл етс  сигнал переноса (заема), который , поступа  на вход сброса триггера 29, устанавливает его выход в нулевое состо ние , тем самым переключа  счетчик в режим параллельного занесени  дл  приема очередного кода задержки, и блокирует элемент И 28 дл  прохождени  импульсов генератора 27. Этот же сигнал задержки через инвертор 30 поступает на выход элемента 11 задержки и далее на вход элемента И 16. Далее под управлением сигналов от ЭВМ вышеописанные процессы повтор ютс .

Принцип работы устройства основан на вычислении значени  воспроизводимого сигнала в момент поступлени  запросов от ЭВМ на участке интерпол ции, заданном кодами от начала, конца и длительности. При этом номер канала преобразовани , момент времени вычислени  значени  сигнала и участок интерпол ции, на котором проводитс  вычисление, определ ютс  моментом поступлени  и содержанием запроса ЭВМ, совместно с которой функционирует устройство по соответствующим алгоритмам обмена и временной диаграмме .

Количество каналов преобразовани  зависит не только от объема используемой пам ти, а также разр дности шифратора и коммутатора, определ ющей возможности адресации,

В каждый момент времени в системе хранитс  информаци  двух кадров-текущего и последующего. Текущий кадр содержит коэффициенты К(м) и К| начала и конца интервала интерпол ции по всем каналам преобразовани , величину интервала интерпол ции т), общую дл  всего кадра (всех каналов преобразовани ), а также величины задержки выдачи сигнала, подобранные таким образом, чтобы задержка в получении ЭВМ информации в ответ на запрос соответствовала времени прохождени  ее через систему УСО, или любых других систем преобразовани  информации.

Причем по истечении интервала интерпол ции предыдущего кадра начинаетс  отсчет времени текущего кадра, в в систему вводитс  информаци  последующего кадра,

и такое обновление информации происходит независимо от наличи  или отсутстви  запросов от ЭВМ.

Поскольку конец предыдущего кадра  вл етс  началом последующего, то в последующем кадре отсутствует коэффициент начала интервала интерпол ции.

В исходном состо нии в блоке 3 пам ти наход тс  коэффициенты К0 и Кч всех каналов преобразовани  и соответствующие им величины задержек; величина интервала интерпол ции первого кадра п занесена в делитель 6 и в счетчик 4.

Информаци  второго кадра, т.е. коэффициенты z всех кадров преобразовани , соответствующие величины задержек и величина интервала интерпол ции второго кадра наход тс  в блоке 2.

В начальный момент времени на управл ющий вход 17 шифратора 10 поступает запрос от внешнего управл ющего устройства (например, ЭВМ). По этому сигналу шифратор 10 вырабатывает соответствующий код, поступающий на вход блока 3, как адрес  чейки пам ти, и на управл ющий вход коммутатора 12 как номер канала.

Значени  коэффициентов, выбранные по адресам, сформированным шифратором 10, с выхода блока 3 поступают на сумматор 7. Кроме того, значение коэффициента К0 поступает на вход сумматора 8. Момент поступлени  значени  t - текущего времени интервала интерпол ции т на вход делител  G определ етс  временем задержки первого элемента 11 задержки, имитирующем задержку прохождени  информации через систему УСО и определ ющем врем  задержки выдачи сигнала в ответ на внешний запрос. По истечении времени задержки на выходе элемента 11 задержки, выполненного на базе счетчика, по вл етс  сигнал (фиг,2е), поступающий на второй вход элемента И 16. Как видно из временной диаграммы на фиг.2, импульсы генератора 13 опорной частоты (фиг.2а) своим отрицательным фронтом осуществл ют переключение счетчика 4 времени (на фиг.2б-д в качестве примера показаны выходы первых четырех разр дов счетчика 4). Стробирование элемента И 16 осуществл етс  положительным фронтом импульса генератора 13. Таким образом , после окончани  переходных процессов при переключении счетчика 4 и времени на выходе элемента И 16 формируетс  сигнал (фиг.2ж), по которому производитс  перезапись содержимого счетчика 4 в регистр 15 (фиг.2з) и запускаетс  второй элемент 14 задержки (фиг.2к). ,

Значение:-текущего времени интервала интерпол ции т, зафиксированное в регистре 15, поступает на вход делител  6. При этом делитель 6 вырабатывает код tr, который поступает на вход узла 9 умножени , на другой вход которого поступает разность вида Ki - К0 с выхода сумматора 7. Результат умножени  с выхода узла 9 поступает на вход сумматора 8 и суммируетс  с коэффициентом Ко, поступающим на другой вход сумматора 8. Полученное таким образом значение сигнала в точке опроса в виде кода X К0 + (Ki - Ко) t/r с выхода сумматора 8 (фиг.2и) поступает на вход коммутатора 12.

Врем  задержки второго элемента 14 задержки выбираетс  чуть большим времени срабатывани  арифметического блока 5, чтоб обеспечить прохождение информации через коммутатор 12 после завершени  переходных процессов в арифметическом блоке 5. С выхода второго элемента 14 задержки сигнал поступает на стробирую- щий вход коммутатора 12, на управл ющем входе которого установлен номер канала с

выхода шифратора 10.

Поскопьку информаци  кадра сохран етс  в пам ти устройства неизменной до конца отработки интервала интерпол ции, т.е. до заполнени  счетчика 4, запрос от

внешнего управл ющего устройства может быть повторен по произвольному или прежнему каналу, и на выходе 18 коммутатора 12 будут получены новые значени  сигналов в точке опроса,

По окончании заполнени  счетчика 4 формируетс  запрос очередного кадра информации , который с выхода 19 поступает во внешний источник информации. По этому запросу на вход 20 блока 1 ввода информации от внешнего источника информации поступают коды, соответствующие очередному кадру информации, и записываетс  в блок 2 буферной пам ти. При этом коэффициенты и соответствующие им величины задержек очередного кадра переписываютс  из блока 2 в блок 3, а значение с выхода блока 2 поступает на вход делител  6 и вход счетчика 4. В дальнейшем устройство функционирует в соответствии с вышеизложенным алгоритмом.

Таким образом, за счет фиксации значени  текущего времени it интервала интерпол ции т в регистре 15 на врем , необходимое дл  обработки информации

5 арифметическим блоком 5 и выдачи ее через коммутатор 12 и за счет синхронизации во времени процессов переключени  счетчика 4. работы блока 5 и выдачи через коммутатор 12 исключаетс  возможность считываHiU ложной информации с устройства, чем существенно повышаетс  надежность его

работы. ф о р м у л а и з о б р е т е н и  

Устройство дл  предварительной обра- б|)тки информации, содержащее блок вво- д|з, блок буферной пам ти, блок пам ти, счетчик времени, шифратор, первый эле- задержки, коммутатор, генератор орной частоты и арифметический блок, торый содержит делитель, первый и вто- й сумматоры и узел умножени , причем информационный вход блока ввода  вл ет- информационным входом устройства, (ход блока ввода подключен к входу блока и/ферной пам ти, первый выход которого подключен к информационному входу блока п эм ти, первый информационный выход которого подключена входу первого и первому входу второго сумматоров, первый вход елител  соединен с вторым выходом блока гферной пам ти и с информационным вхо- дЬм счетчика времени, выход второго сумматора подключен к информационному входу коммутатора, вход шифратора  вл ет- си управл ющим входом устройства, первый выход шифратора соединен с адресным входом блока пам ти и с управл ющим вхо- дэм коммутатора, информационный вход

1ПЛГи1ЛЛЛЛППГ1Г S JTJHJTJHJnJlJn

0 5

первого элемента задержки соединен с вторым информационным выходом блока пам ти , выход коммутатора  вл етс  информационным выходом устройства, тактовый вход счетчика времени соединен с выходом генератора опорной частоты, управл ющий выход счетчика времени  вл етс  управл ющим выходом устройства, входы узла умножени  подключены соответственно к выходам первого сумматора и делител , второй вход второго сумматора подключен к выходу узла умножени , отличающеес  тем, что, с целью повышени  надежности устройства, в него введены вто- 5 рой элемент задержки, регистр и элемент И, первый вход которого соединен с выходом генератора опорной частоты, второй вход подключен к выходу первого элемента задержки , а выход соединен с входом второго элемента задержки и стробирующим входом регистра, информационный вход которого соединен с информационным выходом счетчика времени, а выход соединен с вторым входом делител , выход второго элемента задержки соединен со стробирующим входом коммутатора, второй выход шифратора соединен со стррби- рующими входами блока пам ти и первого элемента задержки.

0

сре/г,2

ч

- м

у ег

1

Т

т

1

v. «ч к

I

/ Ј2

Tl

1Ъ1

Qv. «С

ю

т

; TgfQ

1

5

%

}

S

L

c/7ee.23,f с рее 2з. г

Срег. f .4cpva&

16

$шаВ

Ca 3 0

ри.7