SU1647591A1

SU1647591A1 - Устройство дл обращени матриц

Info

Publication number: SU1647591A1
Application number: SU884620124A
Authority: SU
Inventors: Владимир Федорович Арсени; Михаил Ефимович Бородянский; Александр Николаевич Целых; Владимир Яковлевич Пекарь; Александр Сергеевич Кузьмин; Леонид Леонидович Михайлов
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1988-12-12
Filing date: 1988-12-12
Publication date: 1991-05-07

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано в цифровых вычислительных системах дл обращени матриц. Цель изобретени - расширение функциональных возможностей устройства за счет обращени положительно определенных матриц. Цель достигаетс применением оригинального итерационного алгоритма обращени матриц A (2/(U)-E , где -( „ max J5|Ч к -akj i A исходна матрица размерности п; ное приближение; Е - ца. Структура и работа устройства вл ютс адекватным отражением приведенного алгоритма, 5 ил. Ао - началь- единична матри

Description

Изобретение относитс к вычислительной технике и может быть использовано в цифровых вычислительных машинах дл обращени положительно определенных матриц.

Цель изобретени - расширение функциональных возможностей устройства за счет обращени положительно определенных матриц.

Цель достигаетс использованием оригинального алгоритма обращени матриц, который имеет вид

,

АК+Г (ОТ,

Е + А„ В,

где В

Е-Т

А;

и

(Ч

V

max

,n А - исходна матрица; - начальное приближение;

О)

2) (3)

Е - единична матрица; п - размерность матрицы А. Скорость сходимости алгоритма определ етс выражением

,1 -1 -(,, НЕ - А АО II |iu и

||А - АК||Ј ||B|v

В качестве начального приближени , если оно не известно, можно выбрать единичную матрицу.

На фиг.1 приведена структурна схема устройства дл обращени матриц; на фиг. 2 - блок вычислени коэффициента О| ; на фиг.З - блок вычислени элементов матрицы В; на фиг.4 - блок вычислени итераций; на фиг.5 - временна диаграмма работы блока вычислени коэффициента fU .

Устройство (фиг.1) содержит первый информационный вход 1, первый

05 Ј

ел

CD

блок 2 пам ти, блок 3 вычислени коэффициента (Ц , блок 4 делени , бло 5 вычислени итераций, блок 6 умножени , блок 7 вычислени элементов матрицы В, групту 8 информационных входов, элементы ИЛИ 9, второй. 10 и третий И блоки пам ти, информационный выход 12, блок I3 вычитани , регистр 14, схему 15 сравнени , триг гер 16, первый дешифратор 17, элемент И 18, второй дешифратор 19, выход 20 признака окончани вычислений , блок 21 управлени , вход 22 запуска устройства, первый 23 и вто- рой 24 блоки формировани адреса, третий 25 и второй 26 информационные входы устройства.

Блок вычислени коэффициента /Ц (фиг,2) содержит генератор 27, сдви говый регистр 28, сумматор 29, буферный регистр 30, регистр 31 максимума , схему 32 сравнени , триггеры 33 и 34, элементы И 35 и 36.

Блок работает следующим образом. По сигналу от внешнего источника происходит запуск генератора 27, вырабатывающего две серии импульсов; пр мую и инверсную. По каждому импульсу на вход сумматора 29 поступа- ет элемент строки обрабатываемой матрицы, на выходе сумматора 29 формируетс результат сложени ; этого элемента с текущим значением промежуточной суммы, хран щейс в буферном регистре 30. Через п импульсов на (n-HJ-M выходе сдвигового регистра 28 по вл етс единичный потенциал (результат продвижени единицы, занесенной в первый разр д сдвигового регистра 28), по которому триггер 33 переходит в единичное состо ние и запрещает перезапись информации в буферный регистр 30. Одновременно происходит сравнение чисел в буфер- ном регистре 30 и регистре 31 максимума . Если число в буферном регистре больше числа в регистре максимума, схема 32 сравнени устанавливает триггер 34 в единичное состо ние к тем самым разрешает прохождение (п+2)-го импульса перезаписи информации из буферного регистра в регистр максимума. В противном случае содержимое регистра максимума не обновл етс . По (п+3)-му импульсу буферный регистр и триггер 34 обнул ютс , по ()-му импульсу обнул етс триггер1 33 к в первом разр де

0

5 0 Q 5

0

сдвигового регистра устанавливаетс единица.Блок готов к вычислению очередного значени суммы элементов строки матрицы и определению текущего максимального значени . Через п циклов и регистра максимума хранитс значение Ш ,

Блок вычислени элементов матрицы В (фиг.З) содержит управл емый генератор 37, кольцевой сдвиговый регистр 38, коммутатор 39, вычитатель 40.

Блок работает следующим образом. В исходном состо нии в первый разр д сдвигового регистра 38 занесена единица , остальные разр ды обнулены. По единичному сигналу с первого разр да сдвигового регистра коммутатор 39 подключает вычитатель к второму и третьему информационным входам блока вычислени элементов матрицы В, на которые подаютс соответственно числа I и О. По сигналу запуска с блока управлени генератор переходит в автоколебательный режим. По каждому импульсу генератора единица, занесенна в первый разр д сдвигового регистра, продвигаетс в соседний старший разр д. Через каждые п тактов коммутатор подает числа 1 и О на вход вычитател . На второй вход вычитател поступает текущий элемент матрицы 2/(Ц А. Процесс вычислени прекращаетс по по влению запрещающего сигнала на входе генератора 37.

Блок вычислени итерации (фиг.4) содержит узлы 41 и 42 задержки, элементы ИЛИ 43 и 44, узел 45 пам ти, регистры 46 и 47, скал тор 48, коммутатор 49, кольцевой регистр 50 и сумматор 51 ,

Блок работает следующим образом. По команде запуска управлени из блока 10 пам ти через узел 45 пам ти в регистры 46 и 47 занос тс соответственно столбец матрицы В и строка матрицы А. В скал торе 48 вычисл етс элемент матрицы, который в случае необходимости в соответствии с алгоритмом (1) складываетс с 2//Ц, что обеспечиваетс кольцевым сдвиговым регистром 50 и коммутатором 49. В результате на выходе блока формируетс элемент матрицы очередного приближени А И . По сигналу с выхода признака п того цикла вычислений блока управлени осуществл етс поэлементное чтение матрицы А одновременным занесением в те же

-I к-

чейки узла 45 пам ти значений новой матрицы .

Устройство работает следующим образом .

В первый блок пам ти занос тс элементы обращаемой матрицы, а в блок вычислени итераций - элементы матрицы начального приближени . По сигналу запуска блок управлени вырабатывает сигнал признака первого цикла вычислений, по которому первый блок пам ти переходит к режиму чтени , а блок вычислени коэффициента (U - к вычислению /К . С первого блока формировани адреса на адресный вход первого блока пам ти поочередно поступают адреса упор доченного множества элементов матрицы, которое синхронизируетс признаком чтени . В блоке вычислени коэффициента кажбатываетс в соответствии с формулой (3). По истечении (п+4) такдый поступающий элемент матрицы обра- 25 последнего элемента, вырабатываетс

сигнал окончани вычислений, который в случае выполнени - услови JAjj- Ац.| (триггер }6 остаетс в ну- лёвом состо нии) поступает через 30

тов на выходе блока формируетс значение Ш . Затем по сигналу с выхода признака второго цикла вычислений блока управлени в блоке делени вы- 2

числ етс значение -г- . Блок управлени вырабатывает сигнал признака третьего цикла вычислений, по которому первый блок пам ти переходит в режим чтени и запускаютс блоки умножени и блок вычислени элементов матрицы В. Одновременно упор доченные адреса элементов матрицы А формируютс в блоке 23, Элементы матрицы В, вычисленные в блоке 7, занос тс в соответствующие чейки второго блока 10 пам ти, В блоке управлени формируетс циклически сери импульсов то на вых.оде признака четвертого цикла вычислений, то на выходе признака п того цикла вычислений . На втором выходе второго блока 24 формировани адреса формируютс адреса элементов столбцов матрицы и строк матрицы В, которые поступают в блок 5 дл вычислени элементов матрицы . Полученные значени занос тс в третий блок 11 пам ти, в котором по завершении четвертого цикла вычислений оказываютс занесенными все элементы матрицы

А к-И

элемент И 18 на выход признака окончани вычислений устройства и на одноименный вход блока управлени . Бели в процессе сравнени элементов матриц и триггер 16 перейдет в

эс единичное состо ние, то сигнал с его выхода запретит прохождение сигнала окончани вычислений на вход блока управлени , произойдет повторение четвертого и п того циклов вычис40 лений.

Claims

Формула изобретени

45 Устройство дл обращени матриц, содержащее блок делени , блок вычитани , блок управлени , регистр, триггер , элемент И и элемент ИЛИ, отличающеес тем, что, с

50 целью расширени функциональных нежностей устройства за счет обращени положительно определенных матриц, в него введены три блока пам ти, блок вычислени коэффициента /U , блок ум ножени , два блока формировани адреса , блок вычислени элементов матрицы В, схема сравнени , два дешифратора , блок вычислени итераций, причем информационный вход устройства

16475916

По сигналу с выхода признака п того цикла вычислений блока управлени происходит перезапись элементов матрицы ., из третьего блока пам ти в блок вычислени итераций. Одновременно в блоке 13 вычисл етс разность соответствующих . элементов матриц А + и А к ,

котора сравниваетс в схеме сравнени 15с заранее заданным допуском 6 , поданным на второй информационный вход устройства 26. В случае, если разность превысит допустимую,

импульс с выхода схемы сравнени переведет триггер 16 в единичное состо ние . В начале п того цикла вычислений сигналом с выхода дешифратора 17 триггер 16 обнул етс . Дешифратор

17 селектирует адрес первого элемента матрицы Когда в блоке 23 формировани адреса сформируетс адрес последнего элемента матрицы, на выходе дешифратора 19, селектирующего адрес

последнего элемента, вырабатываетс

сигнал окончани вычислений, который в случае выполнени - услови JAjj- Ац.| (триггер }6 остаетс в ну- лёвом состо нии) поступает через

элемент И 18 на выход признака окончани вычислений устройства и на одноименный вход блока управлени . Бели в процессе сравнени элементов матриц и триггер 16 перейдет в

единичное состо ние, то сигнал с его выхода запретит прохождение сигнала окончани вычислений на вход блока управлени , произойдет повторение четвертого и п того циклов вычислений .

Формула изобретени

Устройство дл обращени матриц, содержащее блок делени , блок вычитани , блок управлени , регистр, триггер , элемент И и элемент ИЛИ, отличающеес тем, что, с

целью расширени функциональных нежностей устройства за счет обращени положительно определенных матриц, в него введены три блока пам ти, блок вычислени коэффициента /U , блок умножени , два блока формировани адреса , блок вычислени элементов матрицы В, схема сравнени , два дешифратора , блок вычислени итераций, причем информационный вход устройства

71

подключен к информационному входу первого блока пам ти, первый выход которого соединен с информационным вхо- дом блока вычислени коэффициента |Ц выход которого подключен к первому входу блока делени , выход которого подключен к первым информационным вхдам блока вычислени итераций и блока умножени , второй информационный вход и выход которого подключены соответственно к второму выходу первого блока пам ти и первому информационному входу блока вычислени элементов матрицы В, второй и тре- тий информационные входы которого подключены соответственно к перввму и второму информационным входам группы устройства, выход блока вычислени элементов матрицы В подключен к информационному входу второго блока пам ти, выход которого подключен к второму информационному входу блока вычислени итераций, первый информационный выход которого соединен с информационным входом третьего блока пам ти, выход которого подключен к третьему информационному входу блока вычислени итераций, информационному выходу устройства и перво му входу вычитател , выход и второй вход которого соединены соответственно с первым входом схемы сравнени и выходом регистра, вход которого подключен к второму информационному выходу блока вычислени итераций, второй вход и выход схемы сравнени подключены соответственно к второму информационному входу устройства и входу установки триггера, вход обнулени и выход которого подключены соответственно к выходу первого дешифратора и первому входу элемента И второй вход и выход которого подключены соответственно к выходу второго дешифратора и выходу признака окончани вычислений устройства, объединенному с одноименным входом блока управлени , вход запуска и выход при

8

JQ о 45 0

5

35

40

нака первого цикла вычислении котбрб- го подключены соответственно к входу запуска устройства и входу запуска блока вычислени коэффициента U , объединенному с входом признака первого цикла вычислений первого блока формировани адреса и первым входом элемента ИЛИ, выход которого подключен к входу управлени записью-считыванием первого блока пам ти, вход адреса которого соединен с первым входом адреса второго блока пам ти и первым выходом первого блока формировани адреса, вход признака третьего цикла вычислений которого подключен к выходу признака третьего цикла вычислений блока управлени , второму входу элемента ИЛИ, входам запуска блока умножени , блока вычислени элементов матрицы В и второго блока пам ти, второй вход адреса которого подключен к первому выходу второго блока формировани адреса, вход запуска которого подключен к выходу признака четвертого цикла вычислений блока управлени , входу запуска третьего блока пам ти и первому входу запуска блока вычислени итераций , первый вход адреса которого подключен к второму выходу второго блока формировани адреса, выход признака п того цикла вычислений блока управлени подключен к входу запуска первого блока формировани адреса , третьему входу элемента И, второму входу запуска блока вычислени итераций, второй вход адреса которого подключен к второму выходу первого блока формировани адреса, входам первого и второго дешифраторов и входу адреса третьего блока пам ти, выход признака второго цикла вычислений блока управлени подключен к входу запуска блока делени , вход установки начальных данных блока вычислени итераций вл етс третьим информационным входом устройства.

I6Јmi