SU1007103A1 - Устройство дл вычислени квадратного корн - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее два регистра, два коммутатора, схему сравнени , блок сдвига, блок синхронизации и сумматор, первый вход которого соединен с выходом блока сдвиге , выход схемы сравнени  соединен с первым Ьходомбпока скнхронизации, второй вход сумматора - с выходом пер;вого коммутатора, пе1юый йнформацион- :ный вход которого соединен с выходом первого регистра, выход второго регистра соединен с первым информационным входом второго KOMMyTaTopia, выход которого соединен с информационным входом блока сдвига, управл ющий вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым управл ющим ;Входом первого коммутатора, третий выход блока синхронизации соединен с первым управл ющим входом второго коммутатора, отличающеес  тем, что, с целью гпрощени , оно содержит третий коммутатор, информационный .вход которого соединен с выходом сумматора , первый и второй выходы третьего коммутатора соединены с инфор 1а1исш- ными входами соответственно первого и второго регистров, входы записи которых соединены с входами соответственно аргумента и константы устройства, выхо ды первого и второго .регистров соединены соответственно с первым и вторым входами схемы сравнени , вторые, информ мационные входы первого и второго комi мутаторов соединены соответственно с выходами второго и первого регистр, первый управл ющий вход третьего коммутатора соединен с вторым выходом блока синхронизации, четвертый выход которого соединён с вторыми управл ю- щими входами первого и третьего комму-i та торов, управл ющие входы первого и. второго регистров соединены соотэетст- ве но с п тым и щестым выходами ка синхронизации, седьмой выход кото рого соединен с вторым управл ющим о входом второго коммутатора, вход заОР :пуска блока синхронизации соединен с входом стартового импульса , ройства.

Description

Изобретение относитс  к вычислител ной технике и может быть использовано ал  аппаратной реализации операции вычислени  квапратного корн  в двоичной системе в форме с фиксированной зап той в вычислительных и управл ющи системах и устройствах автоматики, телемеханики и вычислительной техники Известен вычислитель квадратного корн , содержащий однозар дные двоичн сумматоры на два и на три входа, три регистра, устройства формировани  приращений на однсютороннем запоминающе устройстве, блок анализа знака и блок управлени  Г 1 Недостатком вычислител   вл етс  его сложность. Наиболее близким по технической сущности к предлагаемому  вл етс  уст ройство дл  извлечени  квадратного кор н , содержащее два сумматора, регистр блок сдвига, два коммутатора, схему сравнени , блок задани  знака и блок управлени , причем выход блока анализа разности соединен с блоком управлени , выход первого регистра через первый коммутатор соединен с первым входом первого сумматора, выход второго регистрасоединен через второй коммутатор и блок сдвига с вторым входом пер вого сумматора, первый выход блока управлени  соединен с блоком сдвига, агорой и третий выходы - с вторыми входами первого и второго коммутаторов соответственно 2 3 , Недостатком этого устройства  вл е с  его сложность, так.как аппаратурные затраты на его реализацию составл ют два сумматора (причем один из них по слсишости эквивалентен трем сумматорам с двум  входами каждый), шесть регистров, два коммутатора, два логических блока и блок управлени , прггчем в последний входит блок пам ти. Следует отметить, что повьп ение быстродейс ви  известного устройства путем пропус ка итераций с большим весом дл  аргументов с малыми числовыми значени ми возможно только дл  значений, составл  ющих ао 30% всех-чисел. Быстродейств дл  остальных 70% чисел равно в такта цл  последовательных сумматоров П4 Г . а дл  параллельных сумматоров равно Ттах в тактах Целью насто щего изобретени   вл етс  сокращение аппаратурных затрат. Поставленна  цель достигаетс  тем, что устройство, .содержащее два регистра , схему сравнени , блок сдвига, блок синхронизации и сумматор, первый вход которого соединен с выходом блока сдвига, выход схемы сравнени  соединен с первым входом блока синхронизации , второй вход сумматора соединен с выходом первого коммутатора, первый информационный вход которого соединен с выходом первого регистра| выход второго регистра соединен с первым информационным входом второго коммута тора, выход которого соединен с информационным входом блока сдвига, управл ющий вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым упра&л юшим входом первого коммутатора, третий выход блока с ихронизаикк соединен с первым управл ющим входом второго коммутатора, содержит третий коммутатор, информационный вход которого соединен с выходом сумматора, . первый и второй выходы третьего коммутатора соединены с информационными входами соответственно первого и второго регистров, входы записи которых соединены с входами соответственно тргументаи константы устройства, выходы первого и второго регистров соединены соответственно с первым и вто-f, рым входами схемы сравнени , вторые информационные входы первого и второго коммутаторов соединены соответственно с выходами второго и первого регистров, первый управл ющий вход третьего коммутатора соединей с вторым выходом блока синхронизации, четве{ тый выход которого соединен с вторыми управл ющими входами первого и третьего коммутаторов, управл ющие входы первого и второго регистров соединенысоответственно с п тым и щестым выходами блока синхронизации, седьмой выход которого соединен с вторым упправл юшим входом второго коммутатора , вход запуска блока сшгхронизации соединен с входом стартового импульса устройства. На чертеже приведена структурна  схема устройства дл  вычислени  квадратного корн . Устройство дл  вычислени  квадратного корн  содержит сумматор 1, регистры 2 и 3, блок 4 сдвига, схему 5 сравнени , коммутаторы 6-8, блок 9 синхронизации , входы 10 и 11 регистров. вход 12 запуска блока синхронизации, выхрцы 13 и 14 устройства. Ввшисление квацрагного корн  в данном устройстве осуществл етс  по следующему алгоритму из системы разностных рекуррентных соотношений в интерационном процессе , .Y4jj n v- vW) при Zj , где э 0,п - пор дковый номер итерации М - число разр дов кода аргумента X С и (ц,- - пр мой и обратный код: сигнала сравнени  значений Zj и Xj, V -h ) 2 коэффициент V /коррекции ре зультата . Вычисление квадратного корн  в устройстве осуществл етс  следующим образом . Первоначально в регистр 2 заноситс  значение константы l/K равное, например , 0,4195248, в регистр 3 заноситс  значение аргумента X. На вход 12 подаетс  стартовый импульс, по котором производитс  сравнение значений в регистрах 2 и 3 соответственно и запускаетс  генератор тактовых импуль- сов в блоке 9 синхронизации. По результатам сравнени  значений ZQ и XQ (по значению цифры ) в блоке 9 синхронизации производитс  формирование управ л ющих сигналов с второго, третьего, че вертого и седьмого выходов. Например, при значение Z о через коммутатор 7 переписываетс  в блок 4 сдвига и сдвигаетс  на один разр д тактовым импульсом сдвига с первого входа блока, затем сдвинутое значение ZQ с выхода блока 4 сдвига и значение 2 с выхода регистра 2 при помощи импульсов продвижени  с первого и п того выходов блока синхронизации занос тс  в однозар дный сумматор 1. Результаты суммировани  с выхода сумматора 1 через коммутатор 6 занос тс  младшими разр дами вперед в освобождающиес  i. при продвижении старшие разр ды регистра 2 и сдвигаютс  к его началу. В конце первой итерации в регистре 2 записано значение Z . В регистре 3 остаетс  значение XQ- В конце итерации определ етс  значение цифры с дл  следующей итерации. Если , то вышеописанный процесс повтор етс . Если , то значен.ю 2 остаетс  в регистре 2, значение залисываетс  через коммутатор 7 в блок 4 двига, где производитс  его сцви1г на . два разр да. Затем значени  из блока 4 двига и регистра 3 продвигаютс  в сумматор 1, результаты итерации с выхода последнего записываютс  через коммутатор 8 младшими разр дами вперед в освобождающиес  при продвижении старшие разр ды регистра 3 и сдвигаютс  к его началу. В конце второй итерации в регистре 3 записано значение Хл, а в . ч..-ч- регистре 2 записано значение2п 2. Цикл вычислени  состоит изп игераций, каж . да  из которых выполн етс  за п тактов, поскольку в итерации выполн етс  только одно сложение и один сдвиг. В последней h -и итерации в регистрах 2 и 3 содержитс  значение квадрат ного корн  из заданного аргумента X. В общем случае погрешность вычис- лени  определ етс  длиной разр дной сетки и лри введении m дополнительных защитных разр дов всегда меньше единицы последнего младшего разр да п , где т дополнительных защитных разр дов регистров, блока сдвига и сумматора дл  компенсации погрешности усечени  чисел при их сдвиге за пределы разр дной сетки. Врем  вычислени  квадратного корн  в данном устройстве дл  последовательнего принципа вычислени  (с последовательным однозар дным сумматором) равно в тактах j(n+) ги-пп + Врем  вычислени  квадратного корн  в данном устройстве дл  параллельного принципа вычислени  (с параллельным сумматором и матричным сдвигателсм) равно в тактах . По сравнению с известным предлагаемое устройство значительно проще, поскольку дл  реализации известного устройства требуетс  два сумматора (один из которых  вл етс  четырехвходовым , что эквивалентно трем двухвходовым сумматорам), шесть регистров, два коммутатора, два логических блока и блок управлени , в который входит блок пам ти. Дл  реализации данногЪ устройства .требуетс  один двухвходовый сумматор, два регистра, два коммутатора , один логическийблок и простой

(шок синх1 онизаиии без блока пам ги.

Таким образом, преплагаемое уст-.

ройство соцержит на семь блЬков меньше , не учитыва  сложность четырехвхоцового сумматора (с учетом послецнего

на дев ть блоков), т.е. более чем в два

раза. Это не только упрощает структуру устройства и повьпиает его надежность, но и уменьшает стоимость, а также повышает оцнородность и регул рность структуры, что облегчает реализацию в интегральном исполнении.

/ч / V

т

W

/J

/

У. /V

4

IJ

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее два регистра, два коммутатора, схему сравнения, блок сдвига, блок синхронизации и сумматор, первый вход которого соединен с выходом блока сдвиге, выход схемы сравнения соединен с первым входом блока синхронизации, второй вход сумматора — с выходом перового коммутатора, первый информационный вход которого соединен с выходом первого регистра, выход второго регистра соединен с первым информационным входом второго коммутатора, выход которого соединен с информационным входом блока сдвига, управляющий вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым управляющим входом первого коммутатора, третий выход блока синхронизации соединен с первым управляющим входом второго коммутатора, отличающееся тем, что, с целью упрощения, оно содержит третий коммутатор, информационный .вход которого соединен с выходом сумматора, первый и второй выходы третьего коммутатора соединены с информационными входами соответственно первого и второго регистров, входы записи которых соединены с входами соответственно аргумента и константы устройства, выходы первого и второго .регистров соединены соответственно с первым и вторым входами схемы сравнения, вторые, информ мационные входы первого и второго коммутаторов соединены соответственно с выходами второго и первого регистров, первый управляющий вход третьего коммутатора соединен с вторым выходом блока синхронизации, четвертый выход которого соединён с вторыми управляю-, щими входами первого и третьего комму-; гаторов, управляющие входы первого и. второго регистров соединены соответственно с пятым и шестым выходами блока синхронизации, седьмой выход которого соединен с вторым управляющим входом второго коммутатора, вход запуска блока синхронизации соединен с входом стартового импульса устройства.

   εοιιοοΓ-

   1 .1007103