SU1617437A1

SU1617437A1 - Устройство дл делени двоичных чисел

Info

Publication number: SU1617437A1
Application number: SU884612077A
Authority: SU
Inventors: Владимир Николаевич Батищев; Анатолий Анатольевич Добрынин; Анатолий Алексеевич Косой
Original assignee: Предприятие П/Я В-8719
Priority date: 1988-11-28
Filing date: 1988-11-28
Publication date: 1990-12-30

Abstract

Изобретение относитс к вычислительной технике, в частности к устройствам дл делени двоичных чисел. Целью изобретени вл етс повышение быстродействи операции делени двоичных чисел за счет "нормализации" кода делител , исключающий последовательный многотактовый сдвиг этого кода. Устройство дл делени двоичных чисел содержит регистр 1 делимого, регистр 2 делител , регистр 3 частного, первый сумматор 4, элемент НЕ 5, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, триггер 7, демультиплексор 8, группу 9 элементов ИЛИ, блок 10 управлени , блок 11 преобразовани кода делител , первый 12 и второй 13 блоки вычислени логарифма, второй сумматор 14 и коммутатор 15, соединенные функционально. 4 ил.

Description

Изобретение относитс к вычислительной технике и может быть исполь- .зовано в специализированных вычислительных устройствах.

Цель изобретени - повышение быстродействи устройства.

На фиг. 1 изображена структурна схема устройства дл делени двоичных чисел i на фиг. 2 - функциональна схема блока управлени ; на фиг.3- диаграммы работы устройства делени двоичных чисел; на фиг. 4 - пример выполнени коммутатора.

Устройство дл делени двоичных чисел содержит регистр 1 делимого, регистр 2 делител , регистр 3 частного , первый сумматор 4, элемент НЕ 5, элемент ИСКЛЮЧАЮШЕЕ ИЛИ 6, триггер 7, демультиплексор 8, группу элементов ИЛИ 9, блок 10 управлени , блок 11 преобразовани кода делител , первый 12 и второй 13 блоки вычислени логарифма, второй 14 сумматор и коммутатор 15, построенный на мультиплексорах 15, - 15, (фиг.4).

Блок управлени 10 состоит.из генератора 16 тактовых импульсов, элемента И 17, счетчика 18 циклов, элемента НЕ 19 и первого 20 и второго 21 триггеров.

Пусть А - делимое, В - делитель - двоичные числа, над которыми производитс опера1№1 делени . До начала делени необходимо провести нормализацию делител , т.е. умножить его на множитель нормализации 2 (или сдвинуть его в сторону старшего разр да k-раз), т.е. процесс нормализаци делител соответствует выполнению неравенстпа

А - Р. -ВьО . (1)

С/

с

ь

о

Неизвестным параметром полученного неравенства вл етс показатель степени k, который и определ ет множитель нормализации. Дл определени показател необходимо привести неравенство (1) к более удобному виду

(2)

полага , что В 0;в противном случае операци делени невозможна. Логарифм по основанию два от обеих частей неравенства (2)

log(| )log(2 f)

Упроща его, получают logjA - loggB k .

Таким образом, показатель стеИе- ни k множител нормализации легко определ етс по известным кодам делимого , и делител . Если показатель k получаетс дробным, его округл ют до ближайшего большего целого числа. Возвод т два в степень, равную этому целому числу, и получают множитель нормализации делител .

Предлагаемый процесс нормализации кода делител операции делени двоичных чисел производитс перед началом операции делени после запоминани кодов делимого и делител и не требует определенного количества последовательных сдвигов кода делител .в процессе нормализаци кода делител .

Устройство работает следующим образом .

До начала операции делени регист З частного устанавливаетс в нулевое состо ние, в регистр 2 делител запи сываетс п-разр дный делитель,п-раз- р дного делимое записываетс в регистр 1 делимого, причем в (п+1) разр ды регистра 1 делимого и регистра 2 делител записываютс сигналы триггер 7, счетчик 18 1щклов, первый 20 и второй 21 триггеры устанавливаютс в нулевое состо ние.

Код делимого,записанный в регистр 1 делимого поступает на входы первого 12 блока вычислени лограрифма, выполненного на блоке пам ти, в каж- дои чейке которого записано числа, соответствующее логарифму по основанию два в зависимости от адресного номера чейки.

0

5

0

Таким образом, на выходе первого блока 12 формируетс сигнал

(где А - код делимого в регистре 1 делимого), цела часть которого поступает на разр дные входы первой группы входов второго 14 сумматора. Код делител , записанный в регистр 2 делител , поступает На входы второго блока 13 вычислени логарифма, на выходе которого аналогично преобразованию кода делимого в первом блоке 12, формируетс сигнал (где В - двоичный код делител , причем результат логарифмировани представл етс в дополнительном коде). Цела часть результата log В поступает на разр дные входы второй группы второго 14 сумматора, на вход переноса Сд которого поступает сигнал

1 . Таким образом, на выходах второго 14 сумматора формируетс сигнал разности логарифмов кодов делимого и делител плюс единица.

- loggB + 1 k .

Двоичный код результата k с выхода второго 14 сумматора поступает на управл ющие разр дные входы коммута- 15 и соответствии с которым

сигнал кода делител с информа1щонных . разр дных входов коммутатора 15 поступает на вход коммутатора 15 в виде 2 , т.е. операци нормализации кода делител проводитс сразу же после записи кодов делимого и дели- тел в регистры 1 делимого и 2 де- лител .

Сигнал кода с выхода второго 14 сумматора поступает на адресные разр дные входы демультиплексора 8, в котором в зависимости от сигнала на адресных входах производитс коммутаци сигнала с информационного входа один из его выходов. Далее начинаетс пошаговый процесс определени цифр частного по алгоритму, согласно которому код делимого из регистра 1 делимого со сдвигом по один в сторону старшего разр да подаетс на разр дные входы первой группы входов первого 4 сумматора, причем на первый вход первых разр дных входов сумматора подаетс сигнал О. Код дели- тел из регистра 2 делител , нормали - зованный с помощью коммутатора 15 через блок 11 преобразовани кода, поступает на разр дные входы второй группы первого 4 сумматора в допол5161

ительном коде. В первом 4 сумматоре роизводитс вычитание нормализованого кода делител из кода делимого. Результат вычитани определ етс по - (п+2)-разр дному выходу первого 4 сумматора, сигнал с которого инвертируетс элементом НЕ 5, поступает через информационный вход демульти- плексора 8 на соответствуюищн его выход и через группу 9 элементов ИЛИ на соответствующий входной разр д регистра 3 частного. Кроме того, сигнал знакового (п+2)-го разр да остатка с разр дного (п+2)-го выхода первого 4 сумматора запоминаетс в триггере 7, сигнал с выхода которого через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6 поступает на управл ющий вход блока 11 преобразовани кода и управл ет передачей нормализованного кода делител на вторые разр дные входы первого 4 сумматора в следующем такте определени цифры частного. Остаток с разр дных выходов первого 4 сумматора одновременно с записью цифры частного в регистре 3 частного записываетс в регистр 1 делимого. Далее процесс повтор етс : код остатка поступает на первые разр дные входы первого 4 сумматора сдвинутым на один разр д в сторону старшего разр - да, на первый вход первой группы разр дных входов первого 4 сумматора поступает сигнал О. Если в соответствующий разр д регистра 3 частного и в триггер 7 в предыдущем 1Ц1кле был записан сигнал 1, соответствующий положительному остатку, то нормализованный в коммутаторе 15 код делител через блок 11 преобразовани кода подаетс на вторые разр дные вхоы первого 4 сумматора в дополнительном коде, в первом 4 сумматоре производитс вычитание нормализованного кода делител из кода остатка. Если в регистр 3 частного и триггер 7 в предьщущем цикле был записан сигнал О, соответствзаощий отрицательному остатку, то нормализованный код деител подаетс на первый 4 сумматор в пр мом коде в первом сумматоре производитс сложение кода остатка с нормализованным кодом делител . Сигнал с (п+2)-го разр дного выхода первого 4 сумматора инвертируетс элеентом НЕ 5 и записываетс через емультиплексор 8 и группу 9 элеменов ИЛИ в тот же разр д, регистра 3

0

5

0

5

0

5

0

5

0

5

376

частного, в который была записана перва цифра частного в первом цикль процесса делени , а перва цифра част- ногс в момент записи второй цифры частного сдвигаетс на один разр д в сторону старшего разр да в регистре 3 частного. Сигнал знакового (п+2)-го разр дного выхода первого 4 сумматора инвертируетс и запоминаетс в триггере 7. Далее процесс повтор етс .

Импульсы (фиг.За) с выхода генератора 16 тактовых импульсов через эле- И 17 поступают на счетный вход счётчика 18 циклов, на тактовьй вход первого 20 триггера и на первый выход блока 10 управлени . Счетчик 18 циклов подсчитывает количество циклов делени . Первый 20 и второй 21 триггеры образуют схему фop пфoвaни импульсов (фиг.Зб), фронт которого совпадает с фронтом первого из последовательности импульсов (фиг.За), а спад им- пульса (фиг.З) совпадает с фронтом второго импульса последовательности импульсов (фиг.За),поступающей с выхода элемента И 17. Импульс (фиг.Зб) с пр мого выхода первого 20 триггера поступат на второй выход блока 10 управлени и на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6, на втором входе которого присутствует сигнал О с выхода триггера 7, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 формируетс сигнал 1, который поступает на вход уи-равпени блока 11, вход заема и (п+2)-разр дньй вход второй группы входов первого сумматора 4, перевод поступающий на вторую группу разр дных входов первого сумматора 4 нормализованный код делител в дополнительный код. На первую группу разр дных входов первого сумматора 4 подаетс пр мой код делимого с разр дных выходов регистра 1 делимого, сдвинутый на один разр д в сторону старшего разр да, причем на первьй разр дный вход первой группы входов первого с -мматора 4 подаетс посто нно сигнал О.

В первом сумматоре 4 производитс вычитание нормализованного кода делител из кода делимого, в первом цикле определени цифры частного вычитание вл етс об зательным в силу данного алгоритма делени двоичных чисел. На разр дных выходах с первого по (п+1)-й первого сумматора 4 формируетс код остатка. Знак остатка формируетс на (п+2)-разр дном выходе первого сумматора А и соответствует сигналу О, если остаток положительный или сигналу 1, если остаток отрицательный. Соответственно , в первом случае в регистр 3 частного необходимо записат) сигнчл 1,во втором случае необходимо записать в регистр 3 частного О. Сигнал знака остатка с (п+2)- разр дного выхода сумматора 4 инверти руетс элементом НЕ 5 и поступает на информационный вход триггера 7 и ин форма1щонныч вход демультиплексора 8, По сигналам на адресных разр дных входах демультиплексора 8 сигнал с его информационного входа коммутируетс на один из его выходов, например , второй. На остальных выходах демультиплексора 8 присутствуют сигналы О во всех циклах определени цифр частного.

10

(5

20

делени повтор ет сигнал на его втором входе, т,е, сигнал с выхода триггера 7, который характеризует знак остатка, полученный при формировании первой цифры частного (в последующих циклах - полученной при определении предьщущей цифры частного), Сигнал с выхода триггера 7 поступает на вход управлени блока 11, на вход заема в (п+2)-разр дный вход второй группы первого 4 сумматора. Если остаток при формировании первой цифры частного был отрицательный, то в триггер 7 записываетс сигнал О, который поступает на вход заема и (п+2)-разр дный вход второй группы вхйдов первого 4 сумматора и вход управлени блока 11, разреша прохождение нормализованного кода делител с выходов коммутатора 15 на разр дные входы второй группы входов первого 4 сумматора в пр мом коде. Если остаток при формировании первой

Сигнал с второго выхода Q демуль- 25 цифры частного был положительный, то

типлексора 8 поступает на второй вход первого элемента группы 9 элементов ИЛИ и с его выхода поступает на второй разр дный вход регистра 3 частного,

С первого выхода блока 10 управлени импульсы (фиг,За) поступают на вход разрешени записи регистра 1 делимого , тактовый вход триггера 7 и тактовый вход регистра 3 частного.

По спаду первого из последовательности импульсов (фиг,За) сигнал с второго разр дного входа регистра 3 .частного записьгааетс на второй разр дный выход регистра 3 частного, в остальные разр дные выходы регистра 3 частного записываютс сигналы О, Одновременно с записью информации в регистр 3 частного производитс за-- пись информации о знаке остатка в триггер 7, Кроме того, в регистр 1 делимого по спаду первого импульса последовательности (фиг,За) записываетс код остатка с разр дных выходов первого сумматора 4, Этим заканчиваетс формирование первой цифры частного.

На первом входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 после окончани формировани первой цифры частного устанавливаетс сигнал О (фиг.36) со второго выхода блока 10 управлени . Таким образом, сигнал на вьпсоде элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 до окончани 1щкла

30

35

40

45

50

55

в триггер 7 записываетс сигнал 1,ко- торьм поступает на вход заема и (п+2)- разр дный вход второй группы входов первого 4 сумматора и на вход управлени блока 11 преобразовани кода и переводит код делител , нормали- зованный в коммутаторе 15, в допол - нительный код.

Таким образом, если остаток при формировании первой цифры частного - отрицательный,, в первом 4 сумматоре производитс сложение остатка с нормализованным кодом делител , в случае , если остаток - положительный, в первом 4 сумматоре производитс вычитание из остатка нормализованно- го кода делител .

Знак очередного остатка формируетс на (п+2)-разр дном выходе первого 4 сумматора, инвертируетс элементом НЕ 5 и через демультиплексор 8 поступает на второй его выход и второй вход первого элемента ИЛИ группы 9 элементов ИЛИ, с выхода которого поступает на вход второго разр да регистра 3 частного. Кроме то- го, знак очередного остатка с выхода элемента НЕ 5 записываетс в триггер 7, Сигнал с первого элемента ИЛИ группы 9 элементов ИЛИ через вход второго разр да регистра 3 частного и сигнал с второго разр дного выходго регистра 3 частного через второй элемент ИЛИ группы 9 элемен

5

0

5 цифры частного был положительный, то

0

5

0

5

0

5

Знак очередного остатка формируетс на (п+2)-разр дном выходе первого 4 сумматора, инвертируетс элементом НЕ 5 и через демультиплексор 8 поступает на второй его выход и второй вход первого элемента ИЛИ группы 9 элементов ИЛИ, с выхода которого поступает на вход второго разр да регистра 3 частного. Кроме то- го, знак очередного остатка с выхода элемента НЕ 5 записываетс в триг гер 7, Сигнал с первого элемента ИЛИ группы 9 элементов ИЛИ через вход второго разр да регистра 3 частного и сигнал с второго разр дного выходго регистра 3 частного через второй элемент ИЛИ группы 9 элемен916

та ИЛИ по спаду второго импульса последовательности импульсов (фиг.За) записываетс на второй и третий разр дные выходы регистра 3 частного. В остальные разр дные выходы регистра 3 частного записываютс сигналы О.

Одновременно с записью второй цифры частного в регистр 3 частного знак остатка записываетс в триггер 7, а код очередного остатка с первого по (п+1)-й разр дных выходов первого 4 сумматора записываетс в регистр 1 делимого. Так происходит формирование второй цифры частного и запись ее в регистр 3 частного, а также сдвиг в регистре 3 частного первой цифры частного на один в сторону старшего разр да.

В триггере 7 производитс запоминание знака остатка дл последующего цикла делени .

После определени всех цифр частного последний из последовательности импульсов (фиг.За) поступает на счетный вход счетчика 18 циклов, на выхо де которого формируетс сигнал 1 , который инвертируетс элементом НЕ 19 и поступает на первый вход элемента И 17, блокиру поступление импульсов с выхода генератора 16 тактовых импульсов на выход элемента И 17. Этим операци делени двоичных чисел заканчиваетс .

Так как операци делени двоичных чисел производитс с модул ми двоичных чисел, знаки делимого и делител в процессе делени не используютс , поэтому знак частного может быть определен , например, в результате сравнени сигналов знаков делимого и делител на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ и записан в триггер одновременно с записью кодов делимого и делител соответственно в регистры делимого и делител .

Если на адресные входы коммутатора 15 поступает отрицательный код (в сл чае превышени кодом делител кода делимого, т.е. - ), сдв га кода делител не происходит. Это может быть достигнуто, например, блокировкой адресных входов коммутатора .

Claims

Формула изобретени

Устройство дл делени двоичных чисел, содержащее регистры делимого.

43710

делител и чйстного, первый сумматор, элементы НЕ и ИСКЛЮЧАЮШЕЕ ИЛИ, блок преобразовани кода делител , триггер, демупьтиплексор, группу элементов ИЛИ и блок управлени , первый выход которого соединен с синхровходами триггера , регистров делимого и частного, выходы разр дов с первого по (п+1)-й ,. регистра делимого соединены с первым информационным входом разр дов с втр- рого по (п+2)-й первого сумматора, информационный вход первого разр да которого соединен с входом логическо- 5 го нул устройства, выход суммы первого сумматора соединен с информационным входом регистра делимого, выход знакового разр да первого сумматора соединен с входом элемента НЕ, выход 0 которого соединен с информационными входами демультиплексора и триггера, выход которого соединен с первым входом элемента ИСКЛЮЧАЮШЕЕ ИЛИ, выход которого соединен с управл ющим 5 входом блока преобразовател кода делител и вторым информационным входом (п+2)-го разр да и входом переноса первого сумматора, второй информа1щонный вход с первого по 0 (п+1)-й разр дов первого сумматора соединен с выходом разр дов блока преобразовани кода делител , второй выход блока управлени соединен с вторым входом элемента ИСКЛЮЧАЮШЕЕ ИЛИ, выход первого разр да демультиплексора соединен с информационным входом первого разр да регистра частного, информационные входы разр дов с второго по т-й которого сое- Q динены с выходами элементов ИЛИ группы , первые входы которых соединены с выходами разр дов с второго по т-й соответственно демультиплексора, вторые входы элементов ИЛИ группы .с соединены с выходами разр дов с первого по (тп-О-й регистра частного, отличающеес тем, что, с целью повьш1ени быстродействи , в него введены два блока вычислени ло- гп гарифмов, коммутатор и второй сумматор , выход которого соединен с управл ющими входами демультиплексора и коммутатора, выход которого соединен с информационным входом блока преобразовани кода делител , выход регистра делимого соединен с входом первого блока вычислени логарифма, выход которого соединен с первым информационным входом второго суммато5

5

1161743712

pa, второй информационный вход кото- лител и информационным входом комрого соединен с вькодом второго блока вычислени логарифма, вход которого соединен с выходом регистра демутатора , вход переноса второго сумматора соединен с входом логической единицы устройства.

мутатора, вход переноса второго сумматора соединен с входом логической единицы устройства.

/5

- -

п

D

J

0

20

L.

Ufi)

Щ

пппппппп

18

19

вшf -

г/

1

Л/х/

Щуг5

Фиг.