SU1520510A1 - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ дл  построени  устройств дл  делени . Целью изобретени   вл етс  повышение быстродействи . Дл  достижени  этой цели в устройстве, содержащем регистры делимого и делител , сумматор частного, блок делени  усеченных чисел, блок умножени , два вычитател , коммутатор и блок микропрограммного управлени , изменена функци  блока делени  усеченных чисел и исключен сумматор принудительного округлени . 5 ил.

Description

Изобретение относитс  к вычислительной технике и может быть применено в быстродействующих арифметических устройствах дл  выполнени  операции делени  чисел.

Цель изобретени  - повьшение быстродействи .

Иа фиг. 1 приведена функциональна  схема устройстваi на фиг. 2 - функциональна  схема блока делени  усеченных чиселj на фиг. 3 - функциональна  схема  чейки блока делени - , на фиг. 4 - функциональна  схема блока микропрограммного управлени } на фиг. 5 - граф-схема алгоритма работы блока микропрограммного управлени .

Устройство дл  делени  содержит (фиг. 1) регистр 1 делимого, регистр 2-делител , сумматор 3 частного, блок А делени  усеченных чисел, блок 5 умножеж , первый вычитатель 6, второй вычитатель 7, коммутатор 8, блок 9 микропрограммного управлени .

вход 10 данных, вход 11 синхронизации , выходы 12 частногоJвыходы 13-17 блока 9 микропрограммного управлени , выходы 18 разр дов регистра 1 делимого , выходы 19 старших разр дов регистра 1 делимого, выходы 20 разр дов регистра 2 делител , выходы 21 старших разр дов регистра 2 делител , выходы 22 блока 4 делени  усеченных чисел, выходы 23 первой группы блока 5 умножени , выходы 24 второй группы блока 5 умножени , выходы 25 разности первого вычитател  6, выходы 26 заема первого вычитател  6, выходы 27 второго вычитател , вы- . ходы 28 коммутатора 8.

Блок 4 делени  усеченных чисел содержит (фиг. 2) матрицу 29  чеек, вход 30 логического нул , вход 31 логической единицы, выходы 32-34 суммы старших  чеек первого, второго и третьего р дов матрихцл соответ- ственно.

(Л

СП

to

о ел

Ячейка 29 содержит (фиг« 3) элемент 35 неравнозначности, одноразр дный двоичный сумматор 36, вход

37разр да делимого (остатка), вход

38разр да делител  управл ющий вход 39  чейки, вьгход 40 переноса, выход 41 переноса  чейки, управл ющий выход 42  чейки-, выход 43 суммы  чейки, выход 44 остатка  чейки.

Блок 9 микропрограммного управлени  (фиг. 4) содержит счетчик 45 и пам ть 46 микрокоманд.

Функциональное чазначение и реализаци  основных блоков устройства дл  делени  следзгющие.

Регистры 1 и 2 делимого и делител  соответственно предназначены дл  временного хранени  двоичных кодов делимого (остатков) и делител . Ре- гистр 1 делимого (п+1)-разр дный, из которых один разр д расположен слева от зан той и п разр дов - справа от зап той. I

Регистр 2 делител  содержит разр ды , которые все расположены спра во от зап той, В первом такте делени  в эти регистры загружаютс  двоич ные коды делимого и делител , которые  вл ютс  правильными положительными дроб ми,

Сумматор 3 частного предназначен дп  хранени  частногоs а также участвует при вьшолнении операции делени  в процессе формировани  правильного значени  частного. После завершени  делени  образор чное в нем частное поступает на выходе 12 частного устройства. Сумматор 3 частног может быть реализован на основе ком бинационного сумматора и регистра

Блок. 4 делени  усеченных (малоразр дных ) чисел непосредственно участвует в формировании очередных и двоичных Щфр частного. В нем реализован алгоритм делени  без восстановлени  остатка, заключающийс  в длений значени  определенного числа старших разр дов делимого на увеличенное на единицу младшего разр да значение определенного числа старших разр дов делител  (увеличение значени  старших разр дов делител  на единицу их младшего разр да осу- щест)вл етс  в самом блоке делени ), Пр ичем k цифр частного на . выходе блока формируютс  либо точно, либо С недостатком на единицу младшего разр да.

5

5

0

5

0

5

Число старших разр дов операндов, обрабатываемых в блоке 4 делени  усеченных чисел, определ етс  в зависимости от диапазонов значений делимого и делител , В данном устройстве предполагаетс , что делимое X и делитель Y есть нормализованные положительные двоичные дроби. В ходе делени  в роли делимого выступают промежуточные остатки и возможно нарушение нормализации делимого как влево, так и вправо. В общем случае делимое Хв устройстве может измен тьс  в пределах О X 2У. При прин тых допущени х дл  получени  на выходах 22 блока 4 делени  усеченных чисел к двоичных цифр частного с, точностью до единицы их младшего разр да достаточно обрабатывать (k+2) старших разр дов делимого X (один разр д слева от зап той и (k-fl) разр д справа от зап той) и (k+2) старших разр дов делител  Y (все разр ды наход тс  справа от зап той). При этом значение k-разр дного частного, получаемого на выходах 22. блока 4 при делении в нем (k+2)-разр дных чисел, может быть либо равно значению старших k разр дов частного, получаемого при делении k-paзp дныx чисел, либо меньше его на единицу младшего разр да с весом 2 . Л

На первый р д  чеек -29 подаютс  значени  (k+2) разр дов делимого и делител , а на вход.39 первой (самой старшей)  чейки посто нно подаетс  сигнал логической едини1Ц 1 с входа 31, обеспечивающий суммирование значени  делимого с обратным кодом делител , что равносильно сум- Г4ированию значени  делимого с дополнительным кодом предварительно округленного делител . Второй, третий и четвертый р ды  чеек 29 осуществл ют прибавление к значению промежуточных остатков от делени  усеченных чисел либо значени  пр мого кода делител  с одновременньм его округлением , либо обратного кода делител . Округление делител  (добавление единицы к его младшему разр ду) в случае его прибавлени  в пр мом коде во втором, третьем и четвертом р ду к значени м промежуточных остатков от делени  усеченньк чисел вьтолн етс  путем подачи логических единиц с Выходов 32-34  чеек соответственно первого, второго и третьего р дов. Следует отметить, что суммирование

в каждом р ду  чеек 29 может быть выполнено с использованием схем ускоренного переноса. Возможны и другие варианты построени  блока 4, например в виде пирамидальной структуры . Общим же дл  всех вариантов построени  блока 4  вл етс  округление делител  в самом блоке 4 в процессе образовани  в нем k цифр частного .

В блоке 5 осуществл етс  перемножение п-разр дного делител , хранимого в регистре, и k-разр дного частного, сформированного на выходах 22 блока 4. На выходах 23 и 24 первой и второй групп блока 5 образуетс  произведение в двухразр дном коде. Блок 5 умножени  комбинационного типа может быть реализован в виде совокупности из n/k - разр дных двоичных умножителей.

С помощью первого вьгчитател  6 производитс  вычитание из содержимого регистра 1 делимого произведени , сформированного на выходах 23 и 24 блока 5 умножени  в двухр дном коде. Результат вычитани  образуетс  на выходах 25 и 26 разности и заема в двухр дном коде.

Второй вьтитатепь 7 производит вычитание из значени  разности, сформированной на выходах 25 первого вьгчитател  6 значени  заема, образованного на выходах 26 первого вы- читател . Второй вычитатель 7 комбинационного типа с ускоренным распространением заема может быть заменен быстродействующим сумматором, если информахдаю, поступающую на его вход вычитаемого, проинвертировать, а на вход переноса сумматора подать сигнал логической 1.

С помощью коммутатора 8 осзтцест- вл етс  передача значени  делимого на информационные входы регистра 1 с входа 10 устройства, когда на первом выходе 13 блока 9 микропрограммного управлени  формируетс  сигнал логической 1, либо остатка, образоваиного на выходах 27 второго вычитател  7, когда на втором выходе 14 блока 9 микропрограммного управлени  формируетс  сигнал логической 1. Коммутатор 8 может быть реализован на элементах 2И-2Ш1И.

Блок 9 микропрограммного управлени  коор динирует работу узлов и блоков устройства при вьтопнении на нем

0

5

0

5

0

5

0

5

операции делени  двух чисел. Он может быть реализован самыми различными методами и средствами.

Граф-схема (фиг. 5) алгоритма работы блока 9 управлени  содержит вершины начала и окончани  работы блока 9 по реализации в устройстве операции делени , а также (т+1)-операторную вершину. Во врем  вьтолне- ни  первой операторной вершины в устройстве производитс  загрузка исходных операндов в регистры 1 и 2 делимого и делител , а также обнуление сумматора 3 частного. Далее в устройстве вьтолн етс  m однотипных вершин , в течение каждой из которых формируетс  k двоичных цифр частного.

На фиг,5 прин ты следующие обозначени  управл ющих сигналов (они соответствуют прин тым ранее обозначени м выходов блока 9 управлени ):

У13 - управл ющий сигнал, под действием которого на выходы 28 коммутатора передаетс  значение делимого с входа 10 устройства и разрешаетс  сброс сумматора 3 частного в нуль

Y14 - управл ющий сигнал, под действием которого на выходы 28 коммутатора 8 передаетс  значение разности с выходов 27 второго вычитател  7 и разрешаетс  запись информации в сумматор 3 частного)

YtS и Y16 - управл ющие сигналы, разрешающие запись информации в регистры 1 и 2 соответственноi

Y17 - управл ющий сигнал, сообщающий об окончании операцииj

m - число тактов собственно делени , в течение которых формируетс  п(k-1)+1j-paзp днoe частное в сумматоре 3.

Устройство дл  делени  работает следующим образом.

Пусть на вход 10 устройства поступили п-разр дные двоичные коды делимого X и делител  Y, а счетчик 45 блока 9 микропрограммного управлени  установлен в исходное состо ние . По содержимому счетчика 45, которое служит адресом обращени  к пам ти 46, из пам ти 46 считываетс  следующий двоичный код первой микрокоманды МК1 10110. Старший разр д этого кода формируетс  на первом выходе 13 блока 9, а младший разр д - на п том вьрсоде 17 блока управлени . Под действием кода МК1 коммутатор 8

пропускает на информационные входы регистра 1 делимое X с входа 10 устройства , регистры 1 и 2 подготавливаютс  к приему информации, так как на их входах разрешени  записи присутствуют потенциалы логической 1, а сумматор 3 настраиваетс  на обнуление . С приходом первого импульса на вход 11 синхронизации устройства произ водитс  запись двоичных кодов делимого X и делител  Y в регистры 1 и 2 соответственно , а также обнуление сумматора 3 частного и установка счетчика 45 блока 9 в состо ние 1. С момента окончани  действи  первого импульса на входе .11 синхронизации устройства заканчиваетс  подготовительный этап и начинаетс  собственно деление, в процессе которого в течение m тактов формируетс  ta(k-1)+1 двоичных цифр частного.

I

В первом такте собственно делени 

по значению старших разр дов делимого X и делител  Y на выходах 22 блока 4 делени  усеченных чисел формируютс  наиболее старшие k двоичных цифр Z, частного Z, которые далее поступают на информационные входы младших разр дов сумматора 3. На выходах 23 и 24 блока умножени  образуетс  в двухр дном коде произведение Y Z , а с помощью первого и второго вычитателей 6 и 7 формируетс  разность X-Y-2, котора  в даль- нейше:м служит первым остатком и подаетс  на входы з гори, группы коммутатора 8 со : сдвигом на (k-1) разр дов влево (в сторону старших разр дов ) , Одновременно с этим из пам ти 46 блоков 9 управлени  считываетс  код второй микрокоманды МК2-01100. С приходом второго импульса на вход 11 устройства в регистр 1 делимого записьшаетс  сформированный на вы- ходах 27 второго вычитател  7 первый остаток, в младшие разр ды сумматора 3 частного занос тс  k старших цифр частного, а счетчик 45 блока 9 управлени  устанавливаетс  в состо ние 2.

Аналогичным образом уЬтройство работает и в других тактах. В каждо . такте старша  цифра из k очередных цифр частного, образованных на выходах 22 блока 4 и поступающих на информационные входы младших разр дов сумматора 3 частного, подеумми- руетс  к младшему разр ду содержимо

108

го сумматора 3, сдвинутому на (k-1) разр дов в сторону его старших разр дов .

После вьтолнени  последнего т-го такта на п том выходе 17 блока 9 по вл етс  потенциал логической 1, сигнализирующий об окончании операции делени .

5

0

5

0

5

0

45

50

55

Claims (1)

1. Формула изобретени 

   Устройство дл  делени , содержащее регистры делимого и делител , сумматор частного, блок делени  усеченных чисел, блок умножени , два вычитател , коммутатор и блок микропрограммного управлени , первый и второй выходы которого соединены соответственно с первым и вторым управл ющими входами коммутатора и входами установки О и разрешени  записи сумматора частного, информационные входы первой группы коммутатора соединены с входами данных устройства и информационными входами регистра делител , выходы которого соединены с входами первой группы блока умножени , входы второй группы которого соединены с входами младпшх разр дов сумматора частного и выходами блока делеьш  усеченных чисел,-входы делимого которого соединены с выходами старших разр дов регистра делимого , информационные входы которого . соединены с выходами коммутатора, информационные входы второй группы которого соединены с выходами первого вычитател , входы уменьшаемого и вычитаемого которого соединены соответственно с выходами разности и заема второго вычитател , входы вычитаемого и заема которого соединены соответственно с выходами первой и второй групп блока умножени , а входы уменьшаемого - с вьпсодами регистра делимого, синхровходы регистров делимого и делител , сумматора частного и блока микропрограммного управлени  соединены с синхро- входом устройства, выход сигнала окончани  делени  которого соединен с третьим выходом блока микропрограммного управлени , четвертый и п тьй выходы которого соединены соответственно с входами разрешени  записи регистра делимого и делител , выход частного устройства соединен с выходами сумматора частного, о т- личающеес  тем, что, с

   целью повьшени  быстродействи , вы- тел  соединены с входами делител  ходы старших разр дов регистра дели- блока делени  усеченных чисел.

   30

   Фие.1

   Фиг. 2

   19

   J/

   Я

   Wji

   n Фи9.3

   4t

   ()

   ГЩщЖ

   ТГ

   fe.5

   « 14 15 т rr

   W