SU1735844A1 - Устройство дл делени чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в быстродействующих арифметик ческих устройствах дл  выполнени  операции делени  чисел. Цель изобретени  - повышение быстродействи  устройства за счет сокращени  числа тактов его работы. Устройство содержит регистр 1 делимого, регистр 2 делител , сумматор 3 частного, сумматор 9 принудительного округлени  делител , блок 11 делени  усеченных чисел, блок I умножени , три вычитател  два коммутатора 10,15, блок 16 управлени  и нововведенный третий коммутатор 8. 4 ил.

Description

,/7

4/

Ч

оа ел

00 4ь Ј

Изобретение относитс  к области вычислительной техники и может быть применено в быстродействующих арифметических устройствах дл  выполнени  операции делени  чисел.

Известно устройство дл  делени , содержащее регистр делимого, регистр делител , сумматор частного, сумматор принудительного округлени , блок делени  усеченных чисел, блок умноже-- ни , сумматор, вычитатель, коммута- т..р и блок управлени .

Недостатком этого устройства  вл етс  низкое быстродействие, вызванное большой длительностью такта формировани  К цифр частного и остатка .

Известно также устройство дл  делени  чисел, содержащее регистр делител , регистр делимого, сумматор частного, сумматор принудительного округлени  делител , блок делени  усеченных чисел, блок умножени , два вычитател , коммутатор и блок управлени .

Хот  быстродействие данного устройства несколько выше по сравнению с рассмотренным, но и оно имеет низкое быстродействие из-за большой длительности такта.

Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  делени  чисел, формирующее в каждом такте К цифр частного (2ё- n разр дность делимого и делител ; 3х Е ближайшее целое, большее или равное х) и содержащее регистр делимого, регистр делител , сумматор частного, сумматор принудительного округлени  делител , блок делени  усеченных чисел, блок умножени , регистр цифр частного, три вычитател , два коммутатора, бло управлени , причем шина данных устройства соединена с информационными входами регистра делител  и с информационными входами первой группы первого коммутатора, выходы первого коммутатора соединены с информационными входами регистра делимого, выходы которого соединены с входами уменьшаемого первого вычитател , входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножени  соответственно выходы разности и заема первого вычитател  соединены с входами уменьшаемог

к о

25

7358V 4

и вычитаемого второго вычитател , выходы которого соединены с информационными входами второй группы первого коммутатора, входы первой группы блока умножени  соединены с выходами регистра делител , выходы старших разр дов которого соединены с входами сумматора принудительного округлеJQ ни  делител f вход переноса которого соединен с входом логической единицы устройства, выходы сумматора принудительного округлени  делител  соединены с входами делител  блока деле15 ни  усеченных чисел, входы делимого которого соединены с выходами второго коммутатора, выходы блока делени  усеченных чисел соединены с информационными входами регистра цифр част20 ного, выходы которого соединены с входами второй группы блока умножени  и с входами младших разр дов сум- матора частного, выходы старших раз1- , р дов разности и заема первого вычитател  соединены с входами уменьшаемого и вычитаемого третьего вычитател  соответственно, вход заема третьего вычитател  соединен с входом логической единицы устройства, выходы младших разр дов третьего вычитател  соединены с информационными входами первой группы второго коммутатора , информационные входы второй группы которого соединены с выходами старших разр дов шины данных устрой35 ства, вход синхронизации которого соединен с синхровходами регистров делимого и делител , сумматора частного , регистра цифр частного и блока, управлени , первый выход блока управ40 лени  соединен с входом разрешени  записи регистра делител , второй выход блокэ управлени  соединен с первыми управл ющими входами первого и второго коммутаторов и с входом уста45 новки в нуль сумматора частного} третий управл ющий вход соединен с вторыми управл ющими входами первого и второго коммутаторов и с входом . разрешени  записи сумматора частного,

50 четвертый вход блока управлени  соединен с входом разрешени  записи регистра делимого и регистра цифр частного, п тый выход блока управлени   вл етс  выходом сигнализации I

55 окончани  делени  устройства, выходы сумматора частного  вл ютс  выходами частного устройства, выход старшего разр ды третьего вычитател  соединен

30

с третьим управл ющим входом второго коммутатора.

Недостаток известного устройства - относительно низкое быстродействие , так как старшие К цифр частного формируютс  в течение двух первых тактов его работы (в первом такте происходит загрузка регистра делител , а во втором - загрузка регистра делимого и одновременное формирование К цифр частного).

Цель изобретени  - повышение быстродействи  устройства за счет сокращени  числа тактов его работы.

Поставленна  цель достигаетс  тем, что в устройство дл  делени  чисел, содэржащее регистр делимого, регистр делител , сумматор частного сумматор принудительного округлени  делител , блок делени  усеченных чисел, блок умножени , регистр цифр частного, три вычитател , два коммутатора и блок управлени , причем выходы делител  и делимого через шину данных устройства соединены с информационными входами регистра делител  и с информационными входами первой группы первого коммутатора, выходы первого коммутатора соединены с информационными входами регистра делимого , выходы которого соединены с входами уменьшаемого первого вычитател , входы вычитаемого и заема которого соединены с выходами первой и . второй групп блока умножени  соответственно , выходы разности и заема пер iBoro вычитател  соединены с входами уменьшаемого и вычитаемого второго вычитател  соответственно,выходы которого соединены с информационными входами второй группы первого коммутатора, входы первой группы блока умножени  соединены с выходами регистра делител , вход логической единицы устрой . ства соединен с входом пере- : носа, сумматора принудительного округлени  делител , выходы которого соединены с входами делител  блока делени  усеченных чисел, входы делимого которого соединены с выходами втррого коммутатора, выходы блока делени  усеченных чисел соединены с информационными входами регистра цифр частного, выходы которого соединены с входами второй группы блока умножени  и с входами младших раз- р дов сумматора частного, выходы ставших разр дов разности и заема

o

5

0

5

первого вычитател  соединены с входами уменьшаемого и вычитаемого третьего вычитател  соответственно, вход заема третьего вычитател  соединен с входом логической единицы устройства, выходы младших разр дов третьего вычитател  соединены с информационными входами первой группы второго коммутатора, информационные входы второй группы которого соединены с выходами старших разр дов делимого через шину данных устройства, вход синхронизации которого соединен с синхровходами регистров делител  и делимого, сумматора частного, регистра цифр частного и блока управлени , первый выход блока управлени  соединен с входом разрешени  записи регистра делител  и с входом установки в нуль сумматора частного, а также с первыми управл ющими входами первого и второго коммутаторов, второй выход блока управлени  соединен с вторыми управл ющими входами первого и второго коммутаторов и с входом разрешени  записи сумматора частного, третий выход блока управлени  соединен с входом разрешени  записи регист ра делимого и регистра цифр частного , четвертый выход блока управлени   вл етс  выходом сигнализации окончани  делени  устройства, выходы сумматора частного  вл ютс  выходами v частного устройства, выход старшего разр да третьего вычитател  соединен с третьим управл ющим входом второго коммутатора, дополнительно введен третий коммутатор, информационные входы первой группы которого соединены с выходами старших разр дов регистра делител , а информационные входы второй группы - с выходами старших разр дов делител  через шину данных устройства, выходы третьего коммутатора соединены с входами сумматора принудительного округлени  делител , первый и второй управл ющие входы третьего коммутатора соединены с первым и вторым управл ющими входа-, ми первого коммутатора соответственно .

На фиг.1 приведена структурна  схема устройства дл  делени  чисел; -на фиг.2 - функциональна  схема треть- его коммутатора; на фиг.З - функциональна  схема блока управлени ; на фиг.k - микропрограмма работы устройства .

0

S

0

5

0

Устройство дл  делени  содержит (фиг.1) регистр 1 делимого, регистр 2 делител , сумматор 3 частного, бло 4 умножени , вычитатели 5-7 с первого по третий соответственно, третий коммутатор 8, сумматор 9 принудительного округлени  делител , второй коммутатор 10, блок 11 делени  усеченных чисел, состо щий из уз.ла 12 вычислени  обратной величины и узла 13 умножени , регистр 14 цифр эстного, первый коммутатор 15, блок 16 управлени , шину 17 данных устройства, вход 18 синхронизации устройства, вход 19 логической единицы устройства, выход 20 частного устройства, выходы 21 регистра 1 делимого , выходы 22 регистра 2 делител , выходы 23 старших разр дов регистра 2 делител , выходы 24 третьего коммутатора 8, выходы 25 сумматора 9 принудительного округлени  делител , выходы 26 узла 12 вычислени  обратной величины, выходы 26 узла 12 вычислени  обратной величины, выходы 27 второго коммутатора 10, выходы 28 узла 13 умножени  (они же  вл ютс  и выходами блока 11 делени  усеченных чисел), выходы 29 регистра 14 цифр частного, выходы 30 и 31 первой и второй групп блока 4 умножени  соответственно , выходы 32 и 33 разности и заема первого вычитател  5 соответственно , выходы 34 и 35 старших разр дов разности и заема первого вычитател  5 соответственно, выходы 36 второго вычитател  6, выходы 37 разр дов третьего вычитател  7, выход 38 старшего разр да третьего . вычитател  7 выходы 39 первого коммутатора 15, выходы 40 старших разр дов делимого шины 17 данных устройства , выходы 41 старших разр дов делител  шины 17 данных устройства, выходы 42-45 с первого по четвертый блока 16 управлени  соответственно.

Шина 17 данных устройства соединена с информационными входами разр дов регистра 2 делител  и с информационными входами первой группы первого коммутатора 15, информационные входы второй группы которого соединены с выходами 36 второго вычитател  6, входы уменьшаемого и вычитаемого которого соединены с выходами 32 и 33 разности и заема первого вычитател  5 соответственно, выходы 39 первого коммутатора 15 соединены

S

10

15

20

25

7358448

с информационными входами регистра 1 делимого, выходы 21 которого соединены с входами уменьшаемого первого вычитател  5, входы вычитаемого и заема которого соединены с выходами 30 и 31 первой и второй групп блока 4 умножени  соответственно, входы первой группы блока 4 умножени  соединены с выходами 22 регистра 2 делител , выходы 23 старших разр дов которого соединены с информационными входами первой группы третьего коммутатора 8, информационные входы второй группы которого соединены с выходами 41 старших разр дов-шины 17 данных устройства, выходы 24 третьего коммутатора 8 соединены с входами сумматора 9 принудительного округлени  делител , вход переноса которого соединен с входом 19 логическойл- единицы устройства, выходы 25 сумматора 9 принудительного округлени  делител  соединены с входами делител  блока 11 делени  усеченных чисел, входы делимого которого соединены с i выходами 27 второго коммутатора 10, .выходы 28 блока 11 делени  усеченных чисел соединены с информационными

30 входами регистра 14 цифр частного, выходы 29 которого соединены с входами второй группы блока 4 умножени  и с выходами младших разр дов сумматора 3 частного, Входы уменьшаемого и вычитаемого третьего вычитател  7

35 соединены с выходами 34 и 35 старших разр дов разности и заема первого вычитател  5 соответственно, выходы 37 младших разр дов третьего вычитател  7 соединены с информационными входами первой группы второго коммутатора 10, информационные входы второй группы которого подключены к выходам старших разр дов шины 17 данных устройства, вход заема третьего вычитател  7 соединен с входом 19 логической единицы устройства, выход 38 старшего разр да третьего вычитател  7 соединен с третьим управл ющим входом второго коммутатора 10, синхро- входы регистров 1,2 и 14, сумматора 3 частного и блока 16 управлени  соединены с входом 18 синхронизации устройства, первый выход 42 блока 16 управлени  соединен с входом разрешени  записи регистра 2 делител  и с входом установки в нуль сумматора 3 частного, а также с первыми управл ющими входами коммутатооов 8,

40

45

50

5

10 и 15, второй выход 3 блока 16 управлени  соединен с вторыми управл ющими входами коммутаторов 8,10 и 15 и с входом разрешени  записи сумматора 3 частного, третий выход 4 блока 16 управлени  соединен с входом разрешени  записи регистра 1 делимого и регистра 14 цифр частного , четвертый выход 45 блока 16 упралени   вл етс  выходом сигнализации окончани  делени  устройства.

В блоке 11 делени  усеченных чисел входа узла 12 вычислени  обратно величины  вл ютс  входами делител  блока 11, а выходы 26 соединены с входами первой группы узла 13 умножени , входы второй группы которого  вл ютс  входами делимого блока 11, выходы узла 13 умножени   -вл ютс  выходами 28 блока 11.

Рассмотрим теперь функциональное назначение и реализацию основных уз- |Лов и блоков предлагаемого устройства дл  делени  чисел.

Регистры 1 и 2 делимого и делител  предназначены дл  хранени  двоичных кодов делимого (остатков) и делител  соответственно.

Регистр 1 делимого (п-Н разр дный , из которых один разр д расположен слева от зап той, а остальные - справа от зап той. Регистр 2 делител  содержит п разр дов, которые все расположены справа от зап той. В первом такте работы устройства в эти регистры загружаютс  п-разр д- ные двоичные коды дробных частей делимого и делител , которые  вл ютс правильными положительными дроб ми, причем дробна  часть делимого загружаютс  в п разр дов регистра 1, расположенных справа от зап той, с одновременной записью нул  в разр д, ( расположенный слева от зап той.

Предполагаетс , что все регистры устройства реализованы на двухтактных синхронных DV-триггерах. Запись информации в регистры производитс  по синхроимпульсу при наличии разрешающего потенциала на их V-входах.

Сумматор 3 частного предназначен дл  хранени  частного. Он также участвует при выполнении операции делени  в процессе формировани  правильного значени  частного. После завершени  делени  образованное в суматоре 3 частное поступает на выход 20 частного устройства. Как и в про0

5

0

5

тотипе, сумматор 3 частного может быть построен на комбинационном сумматоре в регистре. Обнуление сумматора 3 производитс  путем Подачи с входа 18 устройства импульса на его синхровход и разрешающего потенциала с первого выхода 42 блока 16 управлени .

Запись информации в сумматор 3 также осуществл етс  по синхроимпульсу при наличии разрешающего по- тенциала на его входе разрешени  записи , который соединен с вторым выходом 43 блока 16 управлени . В ходе выполнени  собственно делени  чисел в каждом такте работы устройства в сумматоре 3 частного осуществл етс  прибавление к его содержимому, сдвинутому на К-1 разр дов в сторону старших разр дов, значени  К очередных цифр частного, поступающих на i входы его младших разр дов с выходов 29 регистра 14 цифр частного (старша  цифра из К очередных цифр частного  вл етс  корректирующей дл  частного, сформиро ванного к данному моменту в сумматоре 3 частного).

В блоке 4 осуществл етс  перемножение К-рэзр дного частного, сформированного на выходах 29 регистра 14 цифр частного и поступающего на вхо-., ды второй группы блока 4 умножени  и n-разр дного делител ,хранимого в регистре 2 и поступающего на входы первой группы блока с выходов 22 регистра 2. На выходах 30 и 31 первой и второй групп блока 4 умножени  образуетс  произведение в двухр дном коде (в виде двух чисел). Блок 4 умножени  комбинационного типа может быть разработан известными методами и может быть реализован в виде совокупности из n/KK-разр дных двоичных умножителей.

С помощью вычитател  5 формируетс  значение очередного остатка в двухр дном коде (на выходах 32 вычитател  5 образуетс  значение разности, а на выходах 33 - значение заема ос- 0 татка). На входы уменьшаемого вычитател  5 поступает с выходов 21 регистра 1 значение текущего остатка, а на его входы вычитаемого и заема подаетс  с выходов 30 и 31 блока

4значение произведени  делител  на К цифр частного в двухр дном коде. Как и в прототипе, первый вычитатель

5комбинационного типа без распростра0

5

0

5

S

нени  заема и может быть реализован на одноразр дных двоичных вычитате- л х.

Второй вычитатель 6 осуществл ет преобразование двухр дного кода очередного остатка, образованного на выходах 32 и 33 первого вычитател  5, в однор дный код. Он  вл етс  вычи- тателем комбинационного типа с распространением заема. С выходов 36 второго вычитател  6 значение очередного остатка в однор дном коде запи-. сываетс  в регистр 1 делимого,

С помощью третьего вычитател  7, второго 10 и третьего 8 коммутаторов, сумматора 9 принудительного округлени  делител  и блока 11 делени  усеченных чисел, состо щего из узла 12 вычислени  обратной величины и узла 13 умножени , в устройстве по значению старших разр дов делимого (остатка) и делител  формируетс  К двоичных цифр частного, причем его формирование происходит параллельно с работой второго вычитател  6, на выходах 36 которого образуетс  значение очередного остатка в однор дном коде. Если делимое X и делитель Y - правильные нормализованные двоичные дроби, т.е. 1/2 X,У 1, то дл  получени  в устройстве К очередных цифр частного (один разр д - слева от зап той, остальные - справа от зап той) с точностью до единицы их младшего разр да с весом 2 1С доста- точно обрабатывать в блоке 11 К+4 старших разр дов остатка (один разр д - слева от зап той, остальные разр ды - справа от зап той) и К+3

10

15

20

старших разр дов (два разр да - слева от зап той, остальные - спр ва от зап той) разности и заема д р дного кода очередного остатка, разованного на выходах 32 и 33 вы тател  5. На выходах 37 вычитател 7 образуетс  К+4 младших разр дов (К+5)-разр дного результата, а на выходе 38 - старший разр д (К+5)р дного результата. Вход заема в тател  7 соединен с входом 19 лог кой единицы устройства.

Фактически с помощью вычитател в устройстве осуществл етс  опере жающее формирование значени  стар разр дов очередного остатка в одн р дном коде, так как малоразр дны вычитатель 7 работает быстрее мно разр дного вычитател  6.

С помощью третьего коммутатора осуществл етс  передача на входы матора- 9 принудительного округлен делител  значени  К+3 старших раз 25 дов (все разр ды - справа от зап  той) кода делител  либо шины 17 д ных устройства, либо с выходов 23 регистра 2. На- приведена фу циональна  схема коммутатора, кот содержит К+3 логических элементов 46 2И-ИЛИ.

Коммутатор 8 работает следующи образом.Если на его первом управл щем входе, который подключен к пе му выходу 42 блока 16 управлени , присутствует сигнал логической ед ницы, то на выходы 24 коммутатора с выходов 41 старших разр дов дели тел  шины 17 данных устройства пе даетс  значение К+3 старших разр д

30

35

старших разр дов делител  (все разр ,- 4& делител  (все разр ды - справа от

ды справа от зап той). А чтобы значение этих К цифр частного не превышало истинное значение, т.е. чтобы было равно истинному значению или было меньше его на единицу младшего раз- 45 р да с весом в сумматоре 9 - осуществл етс  принудительное увели- чение значени  старших разр дов делител  на единицу их младшего разр да , а в третьем вычитателе 7 произво- 50 дитс  принудительное уменьшение значени  старших разр дов остатка на единицу их младшего разр да.

Вычитатель 7 комбинационного типа 55 с распространением заема. На его входы уменьшаемого и вычитаемого с выходов 34 и 35 старших разр дов вычитател  5 подаетс  значение К+5

зап той). Если же на второй управл щий вход коммутатора 8, который по ключен к второму выходу из блока управлени , поступает сигнал логич кой единицы, то на выходы 24 комму татора 8 передаетс  значение К+3 старших разр дов делител  (все раз р ды - справа от зап той) с выходо 23 регистра 2 делител .

Сумматор 9 (К+3)-разр дный комб национного типа. На его вход перен са с входа 19 устройства поступает сигнал логической единицы с весом

2 . На выходах 25 сумматора 9 о разуетс  (К+4)-разр дный результат (один разр д - слева от зап той, а остальные - справа от зап той), ко

0

5

0

старших разр дов (два разр да - слева от зап той, остальные - справа от зап той) разности и заема двухр дного кода очередного остатка, образованного на выходах 32 и 33 вычи- тател  5. На выходах 37 вычитател  7 образуетс  К+4 младших разр дов (К+5)-разр дного результата, а на выходе 38 - старший разр д (К+5)раз р дного результата. Вход заема вычитател  7 соединен с входом 19 логической единицы устройства.

Фактически с помощью вычитател  7 в устройстве осуществл етс  опережающее формирование значени  старших разр дов очередного остатка в однор дном коде, так как малоразр дный вычитатель 7 работает быстрее многоразр дного вычитател  6.

С помощью третьего коммутатора 8 осуществл етс  передача на входы сумматора- 9 принудительного округлени  делител  значени  К+3 старших разрет- 5 дов (все разр ды - справа от зап той ) кода делител  либо шины 17 данных устройства, либо с выходов 23 регистра 2. На- приведена функциональна  схема коммутатора, который содержит К+3 логических элементов 46 2И-ИЛИ.

Коммутатор 8 работает следующим образом.Если на его первом управл ют щем входе, который подключен к первому выходу 42 блока 16 управлени , присутствует сигнал логической единицы , то на выходы 24 коммутатора 8 с выходов 41 старших разр дов делител  шины 17 данных устройства передаетс  значение К+3 старших разр дов

0

5

& делител  (все разр ды - справа от

делител  (все разр ды - справа от

зап той). Если же на второй управл ющий вход коммутатора 8, который подключен к второму выходу из блока 16 управлени , поступает сигнал логичес-1 кой единицы, то на выходы 24 коммут татора 8 передаетс  значение К+3 старших разр дов делител  (все разр ды - справа от зап той) с выходов 23 регистра 2 делител .

Сумматор 9 (К+3)-разр дный комбинационного типа. На его вход переноса с входа 19 устройства поступает сигнал логической единицы с весом

2 . На выходах 25 сумматора 9 образуетс  (К+4)-разр дный результат (один разр д - слева от зап той, а остальные - справа от зап той), кото-1

13

рый далее поступает на входы делител  блока делени  усеченных чисел.

С помощью коммутатора 10 осуществл етс  передача на входы делимого блока 11 делени  усеченных чисел зна чени  (К+4)-разр дного кода (один разр д - слева от зап той, а остальные - справа от зап той). Коммутатор 10 работает следующим образом. Если на его первом управл ющем входе, который подключен к первому выходу 42 блока 16 управлени , присутствует сигнал логической единицы, то на выходы 27 коммутатора 10 с выходов 40 старших разр дов делимого шины 17 данных устройства подаютс  К+3 старших разр дов делимого (один разр д - слева от зап той, остальные - справа ), так как в первом такте К цифр частного формируетс  по однор дному коду остатка. Если же на второй управл ющий вход коммутатора 10, который подключен к второму выходу 43 блока 16 управлени , поступает сигнал логической единицы, а на третьем управл ющем входе, который соединен с выходом 38 старшего разр да вычита- тел  7, присутствует сигнал логического нул , то к его выходам 27 подключаютс  -информационные входы первой группы, на которые подаетс  с выходов 37 значение К+4 младших разр дов результата вычитател  7 (один разр д - слева от зап той, а все остальные разр ды - справа от зап той), - Если же в этом случае на третьем управл ющем входе коммутатора 10 при-, сутствует сигнал логической единицы, то передача информации на его выходы 27 с информационных входов первой группы блокируетс , т.е. на выходах 2 коммутатора 10 формируетс  нулевой

В блоке 11 осуществл етс  деление (К+4)-разр дных двоичных чисел (один их разр д - слева от зап той, а все остальные - справа от зап той) с образованием на выходах 28 К цифр частного.

В блоке 11 деление осуществл етс  путем умножени  значени  делимого на значение обратной величины делител .

Дл  этого блок 11 содержит комбинационный узел 12 вычислени  обратной величины (на его выходах 26 образуетс  (К+2)-разр дный код старших

10

15

20

25

35S441А

разр дов обратной величины) и комбинационный узел 13 умножени . Узел 12 может быть реализован подобно описанному или же совместно с сумматором 9 на ПЗУ по соответствующей таблице истинности. Блок 11 делени  усеченных чисел может быть реализован и другими способами, например в виде одно тактной делительной матрицы, реализующей алгоритм делени  с восстановлением или без восстановлени  остатка .

Регистр 14 предназначен дл  временного хранени  сформированных на выходах 28 блока 11 К очередных цифр частного. Запись в него информации производитс  по синхроимпульсу при наличии на его входе разрешени  записи сигнала логической единицы, который подключен к третьему выходу 44 блока 16 управлени .

С помощью первого коммутатора 15 осуществл етс  передача на информационные входы регистра 1 либо делимого с шины 17 данных устройства, когда на первом выходе 42 блока 16 управлени  сформирован сигнал логической единицы, либо однор дного кода остатка, образованного на выходах 36 второго вычитател  6, когда на втором выходе 43 блока 16 управлени  имеетс  сигнал логической единицы. Коммутатор 15 может быть реализован на элементах 2И-2ИЛИ.

Блок 16 управлени  координирует работу всех узлов и блоков устройства при выполнении на нем операции делени  чисел. Как и в прототипе, он может быть реализован различными ме- тодами. На фиг.З в качестве примера приведена реализаци  блока 16 управлени  на счетчике 47 и пам ти 48 микрокоманд . Счетчик 47 накапливающего типа предназначен дл  ее ественной . адресации микрокоманд. Вход счета счетчика 47 соединен с входом 18 синхронизации устройства. В качестве пам ти 48 микрокоманд может быть применена быстродействующа  посто нна  пам ть емкостью (М+2)х4, где

30

35

45

50

М числ° тактов собственно делени , в течение которых в уст- ройстве формируетс  Јм(К-1) + 1 цифр частного; 1 хЈ - ближайшее целое , большее или равное X. В самом начале работы устройства счетчик 47 устанавливаетс  в некоторое исходное

15

состо ние, например сбрасываетс  в нуль (на фиг.З цепь установки счетчика 47 в исходное состо ние не показана ). На фиг.4 показана микропрограмма работы устройства.

Если в устройстве после завершени  операции делени  двух чисел не требуетс  формирование и запись в регистр правильного конечного значени  остатка, то разр дность регистра 1 может быть уменьшена на К-2 разр дов. Это возможно потому, что в устройстве дл  формировани  К очередных цифр частного используетс  значение двухр дного кода остатка, сформированного на выходах 32 и 33 вычи- тател  5. В этом случае не должна производитьс  запись К-3 старших разр дов делимого в регистр 1 с шины 17 данных устройства. Уменьшение раз- р дности регистра 1 делимого приведет к уменьшению разр дности вычита- тел  6 и коммутатора 15 на К-2 раз41 шины данных 17 устройства, на выходах 28 блока 11 делени  усеченных чисел формируетс  значение Z1 самых старших К цифр частного, ре-- гистры 1,2 и 14 подготовлены к прием информации, а сумматор 3 частного - обнулению. С приходом первого импуль са на вход 18 синхронизации устройст ва осуществл етс  запись двоичных кодов делимого X и делител  Y в регистры 1 и 2 соответственно, в регистр 14 - значени  Z1 самых старших К цифр частного Z и обнуление сумматора 3 частного, счетчик 47 блока 16 управлени  устанавливаетс  в состо 10

15

ние 1.

После завершени  действи  первого импульса на входе 16 синхронизации 20 устройства первый такт работы устрой ства заканчиваетс .

Во втором такте в первом из М так тов собственно делени  работы устрой ства на втором 43 и третьем 44 выр дов . Вычитатели могут быть заме-Че ходах блока 16 управлени  образуютс 

is

нены сумматорами. В этом случае на выходах 32-35 остаток формируетс  в двухр дном коде, образованном пораз-.; р дными суммами и поразр дными переносами . Поэтому вычитатели 6 и 7 следует заменить сумматорами. Дл  получени  в устройстве К цифр частного с недостатком на вход переноса сумматора 7 необходимо подавать нулевой код.

Устройство дл  делени  чисел работает следующим образом.

Пусть в исходном состо нии на шине 17 данных устройства присутствуют без знаков n-разр дные двоичные коды i делител  Y и делител  X (т.е. коды дробных частей делител  и делимого), а счетчик 47 блока 16 управлени  установлен в начальное нулевое сое то ние. Тогда на первом 42 и третьем 44 выходах блока 16 управлени  сформируютс  единичные сигнальцпод действием которых первый коммутатор 15 пропускает на информационные входы регистра 1 значение делимого X с шины 17 данных устройства, второй коммутатор 10 пропускает на входы делимого блока 11 делени  усеченных чисел значение старших разр дов делимого с выходов 40 шины 17 устройства , третий коммутатор 8 пропускает на входы сумматора 9 принудительного округлени  делител  значение старших разр дов делител  с выходов

30

35

40

45

50

55

сигналы логической единицы (микропрограмма на фиг.4). Под действием этих управл ющих сигналов в устройст ве выполн ютс  следующие действи : с помощью блока 4 умножени  формируетс  в двухр дном коде значение про- изведени  Y % Z1, а с помощью первого 5 и второго 6 вычитателей на выходах 36 последнего образуетс  значение первого остатка X-Y Z1 в однор дном коде, которое далее через первый коммутатор 15 передает с  на информационные входы регистра 1 со сдвигом на К-1 разр д в направлении старших разр дов, по значению старших разр дов разности и заема, образованному на выходах 3 и 35 вычитател  5, на выходах 37 младших - разр дов вычитател  7 формируетс  L значение старших разр дов однор дного кода первого остатка в предположении что сигнал заема из младших разр дов полноразр дного остатка равен единице , которое далее через второй коммутатор 10 передаетс  (если только сигнал на выходе 38 старшего разр да вычитател  7 не равен единице) на входы делимого блока 11 делени  усеченных чисел, третий коммутатор 8 пропускает на входы разр дов суммато ра 9 принудительного округлени  делител  значение .старших разр дов делител  с выходов 23 регистра 2- делител , на выходах 28 блока 11 де

35844,16

41 шины данных 17 устройства, на выходах 28 блока 11 делени  усеченных чисел формируетс  значение Z1 самых старших К цифр частного, ре-- гистры 1,2 и 14 подготовлены к приему информации, а сумматор 3 частного - к обнулению. С приходом первого импульса на вход 18 синхронизации устройства осуществл етс  запись двоичных кодов делимого X и делител  Y в регистры 1 и 2 соответственно, в регистр 14 - значени  Z1 самых старших К цифр частного Z и обнуление сумматора 3 частного, счетчик 47 блока 16 управлени  устанавливаетс  в состо 10

15

ние 1.

После завершени  действи  первого импульса на входе 16 синхронизации устройства первый такт работы устройства заканчиваетс .

Во втором такте в первом из М тактов собственно делени  работы устройства на втором 43 и третьем 44 выходах блока 16 управлени  образуютс 

is

сигналы логической единицы (микропрограмма на фиг.4). Под действием этих управл ющих сигналов в устройстве выполн ютс  следующие действи : с помощью блока 4 умножени  формируетс  в двухр дном коде значение про- изведени  Y % Z1, а с помощью первого 5 и второго 6 вычитателей на выходах 36 последнего образуетс  значение первого остатка X-Y Z1 в однор дном коде, которое далее через первый коммутатор 15 передает с  на информационные входы регистра 1 со сдвигом на К-1 разр д в направлении старших разр дов, по значению старших разр дов разности и заема, образованному на выходах 3 и 35 вычитател  5, на выходах 37 младших - разр дов вычитател  7 формируетс  L значение старших разр дов однор дного кода первого остатка в предположении,, что сигнал заема из младших разр дов i полноразр дного остатка равен единице , которое далее через второй коммутатор 10 передаетс  (если только сигнал на выходе 38 старшего разр да вычитател  7 не равен единице) на входы делимого блока 11 делени  усеченных чисел, третий коммутатор 8 пропускает на входы разр дов суммато4 ра 9 принудительного округлени  делител  значение .старших разр дов делител  с выходов 23 регистра 2- делител , на выходах 28 блока 11 де17

лени  усеченных чисел получаетс  значение Z2 следующих К двоичных цифр частного Z, к содержимому сумматора 3 частного (в этом такте содержимое сумматора 3 еще равно нулю), сдвинутому на К-1 разр д в сторону его старших разр дов, осуществл етс  прибавление значени  Z1 частного Z, которое хранитс  в течение второго такта в регистре И цифр частного и подаетс  на входы младших разр дов сумматора 3 частного; регистры 1 и И в сумматор 3 частного подготовлены к приему информации. Если на выходе 38 старшего разр да третьего вычитател  7 сформирован сигнал логической единицы, то на вход делимого блока делени  усеченных чисел поступает нулевой двоичный код. С приходом второго синхроимпульса на вход 18 синхронизации устройства осуществл етс  запись в регистр 1 делимого значени  первого остатка, в регистр - значени  Z2 очередных К двоичных цифр частного Z, в младшие разр ды сумматора 3 частного записываетс  значение Z1 самых старших К двоичных цифр частного Z, счетчик kj блока 16 управлени  переводитс  в состо ние 2. На этом второй такт работы устройства заканчиваетс  и далее выполн етс  еще М-1 аналогичных тактов , в течение которых (включа  второй такт) формируетс  в сумматоре 3 частного ЈMx(K-1)+lJ двоичных цифр частного Z. В каждом из этих тактов старша  цифра из К очередных двоичных цифр частного, образованных на выходах 29 регистра I1 и поступающих на входы младших разр дов сумматора 3 частного, подсуммируетс  к младшему разр ду содержимого сумматора 3, сдвинутому на К-1 разр дов в сторону его старших разр дов,

После завершени - (М+2)-го такта на четвертом выходе kS блока 16 управлени  по вл етс  сигнал логической единицы, сигнализирующий об окончании в устройстве операции делени  чисел.

Claims (1)

1. Формула изобретени 

   Устройство дл  делени  чисел, содержащее регистр делимого, регистр делител , сумматор частного, сумматор принудительного округлени  делител , блок делени  усеченных чисел , блок умножени , регистр цифр частного, три вычитател , два комму17

   10

   15

   20

   25

   7358М18

   татора, блок управлени , причем выходы делител  и делимого через шину данных устройства соединены с информационными входами регистра делител  и с информационными входами первой группы первого коммутатора соответственно , выходы первого коммутатора соединены с информационными входами регистра делимого, выходы которого соединены с входами уменьшаемого первого вычитател , входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножени  соответственно, выходы разности и заема первого вычитател  соединены с входами уменьшаемого и вычитаемого второго вычитател  соответственно, выходы которого соединены с информационными входами второй группы первого коммутатора, входы первой группы блока умножени  соединены с выходами регистра делител , вход логической единицы устройства соединен с входом переноса сумматора принудительного г округлени  делител , выходы которого соединены с входами делител  блока делени  усеченных чисел, входы делимого которого соединены с выходами второго коммутатора, выходы блока делени  усеченных чисел соединены с информационными входами регистра цифр частного, выходы которого соединены с входами второй группы блока умножени  и с входами младших разр 35 дов сумматора частного, выходы старших разр дов разности и заема первого вычитател  соединены с входами уменьшаемого и вычитаемого третьего вычитател  соответственно, вход зае40 ма третьего вычитател  соединен с входом логической единицы устройства , выходы младших разр дов третьего вычитател  соединены с информационными входами первой руппы второ45 го коммутатора, информационные входы второй группы которого соединены с выходами старших разр дов делимого через шину данных устройства, вход синхронизации которого соединен с

   50 синхровходамм регистров делимого и делител , сумматора частного, регистра цифр частного и блока управлени , первый выход блока управлени  соединен с входом разрешени  записи ре-- гистра делител  и с входом установки

   30

   55

   в О сумматора частного, а также с первыми управл ющими входами первого и второго коммутаторов, второй выход блока управлени  соединен с вторыми

   19

   управл ющими входами первого и второ- го коммутаторов и с входом разрешени  записи сумматора частного, третий выход блока управлени  соединен с входом разрешени  записи регистра делимого и регистра цифр частного, четвертый выход блока управлени   вл етс  выходом сигнализации окончани  делени  устройства, выходы сумматора частного  вл ютс  выходами частного устройства, выход старшего разр да третьего вычитател  соединен с третьим управл ющим входом второго комму173

   устройства, оно содержит третий коммутатор , информационные входы первой группы которого соединены с выходами старших разр дов регистра делител , информационные входы второй группы коммутатора соединены с выходами старших разр дов делител  через шину данных устройства, выходы третьего 10 коммутатора соединены с входами сум- Iматора принудительного округлени  делител , первый и второй управл ющие входы третьего коммутатора соединены с первым и вторым управл ющими

   татора, отличающеес } тем, j- входами первого коммутатора соответ- что, с целью повышени  быстродействи  ственно.

   tl ft W К

   1 4

   Гг

   7

   ЙЕ

   устройства, оно содержит третий коммутатор , информационные входы первой группы которого соединены с выходами старших разр дов регистра делител , информационные входы второй группы коммутатора соединены с выходами старших разр дов делител  через шину данных устройства, выходы третьего 10 коммутатора соединены с входами сум- Iматора принудительного округлени  делител , первый и второй управл ющие входы третьего коммутатора соединены с первым и вторым управл ющими

   #

   Фиг. 2 }

   v I i

   -П-#

   Фиг.З

   у т, ум

   2 mm

   i

   р т ум

   i

   Г тда

   i

   ум

   i

   Фиг 4