SU1667060A1 - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть применено в быстродействующих вычислительных устройствах дл  делени  чисел. Целью изобретени   вл етс  сокращение количества оборудовани  устройства. Устройство содержит два регистра 1, 2 остатка, регистр 3 делител , регистр 4 старших разр дов делител , регистр 5 частного, сумматор 11 принудительного округлени  делител , узел 12 вычислени  обратной величины, три коммутатора 6 - 8, три вычитател  14 - 16, сумматор 17, элемент И 18, блок 13 умножени , блок 19 управлени  и введенные два коммутатора 9, 10. 3 ил.

Description

(Л

с

о а VI о о о

Изобретение относитс  к области вычислительной техники и может быть применено в быстродействующих вычислительных устройствах дл  выполнени  операции делени  чисел.

Целью изобретени   вл етс  сокращение количества оборудовани  устройства.

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 - микропрограмма работы устройства.

Устройство дл  делени  содержит (фиг. 1) первый и второй регистры 1,2 остатка , регистр 3 делител , регистр 4 старших разр дов делител , регистр 5 частного, с первого по п тый коммутаторы 6-10, сумматор 11 принудительного округлени  делител , узел 12 вычислени  обратной величины, блок 13 умножени , с первого по третий вычитатели 14-16, сумматор 17, элемент И 18, блок 19 управлени , вход 20 данных устройства , вход 21 синхронизации, вход 22 логической единицы устройства, выход 23 частного, выходы 24 первого коммутатора 6, выходы 25 второго коммутатора 7, выходы 26 разр дов первого регистра 1 остатка, выходы 27 старших разр дов первого регистра 1 остатка, выходы 28 разр дов второго регистра 2 остатка, выходы 29 старших разр дов второго регистра 2 остатка, выходы 30 разр дов регистра делител  3, выходы 31 регистра 4 старших разр дов делител , выходы 32 сумматора 11 принудительного округлени  делител , выходы 33 узла 12 вычислени  обратной величины, выходы 34 младших разр дов первого вычитател  14, выход 35 старшего разр да первого вычитател  14, выход 36 элемента И 18, выходы 37 третьего коммутатора 8, выходы 38 первой группы блока 13 умножени , выходы 39 второй группы блока 13 умножени , выходы 40 разности второго вычитател  15, выходы 41 заема второго вычитател  15, выходы 42 разности третьего вычитател  16, выходы 43 заема третьего вычитател  16, выходы 44 четвертого коммутатора 9, выходы 45 п того коммутатора 10, выходы 46 сумматора 17, с первого по восьмой выходы 47-54 блока 19 управлени .

Блок управлени  (фиг. 2) содержит счетчик 55 и узел 56 пам ти микрокоманд.

Рассмотрим функциональное назначение и реализацию основных узлов и блоков устройства дл  делени .

Формирование цифр частного и остатка на каждом такте работы устройства производитс  следующим образом. Пусть делимое X и делитель Y есть положительные нормализованные двоичные дроби, т. е. 1/2 Х 1 и 1/2 Y 1. В дальнейшем

же (на следующих шагах делени ), когда в роли делимого выступают промежуточные остатки, возможно нарушение нормализации делимого как влево, так и вправо. Пусть

Xi значение старших (К + 4) разр дов делимого (остатка). YI - значение старших (К + 3) разр дов делител  Y, YI + - значение принудительно округленных старших (К + 3) разр дов делител , С 1/(Yi + Ь значение обратной величины от YI + 2 Ci - значение старших (К+2) разр дов обратной величины С, (Xi - р) - значение усеченного остатка, полученного приведением к однор дному коду старших разр дов двухр дного кода остатка, где р 0, если в старшие разр ды остатка X при приведении его к однор дному коду придет заем из младших разр дов и р , если не придет, р - величина, на которую отличаетс  значение

усеченного остатка, полученного приведением к однор дному коду старших разр дов двухр дного кода остатка, и принудительно уменьшенна  на единицу младшего разр да , от значени  усеченного остатка, получаемого приведением в однор дному коду всех разр дов двухр дного кода остатка. На подготовительном этапе делени  формируетс  произведение делител  Y на значение старших (К + 2) разр дов обратной величины,

т. е. W Y . Ci. При выполнении собственно делени  следующий остаток вычисл етс  по формуле X1 X - W (Xi - р). Промежуточное значение частного X  вл етс  суммой всех (Xi - р), полученных на каждом такте собственно делени  и сдвинутых относительно друг друга на (К - 1) разр дов, при этом значение (Xi - р), полученное на первом такте , образует старшие разр ды промежуточного значени  частного X. После выполнени 

собственно делени  значение X умножаетс  на значение Ci. Старшие п разр дов этого произведени   вл ютс  значением частного Z1.

Дл  доказательства того, что частное Z1

будет отличатьс  от частного Z X/Y, полученного делением n-рэзр дных чисел, на величину, меньшую либо равную единице младшего разр да с весом , достаточно доказать, что абсолютна  погрешность с

(разность между Z X/Y и значением (Xi - р)« Ci, полученным на первом такте собственно делени ) не будет превышать 2 и будет положительной, т. е.

5 (Xi-p)().

Пусть С2 С - Ci, X2 X - XL Y2 Y - YI - младшие части соответственно обратной величины, делимого и делител . Максимальна  погрешность будет, если р 2 к +

С2 2(к + 1), Х2 2(к + 3)- 2Л Y2 О, X .

При этих услови х неравенство дл  Ј можно доказать.

Первый регистр 1 остатка имеет два разр да слева от зап той, остальные справа . В исходном состо нии в этом регистре хранитс  n-разр дный двоичный код делимого X без знака, а в процессе делени .в каждом такте в него записываетс  значение поразр дных разностей двухр дного кода очередного остатка, сформированное на выходах 42 третьего вычитател  16. Второй регистр 2 остатка имеет два разр да слева от зап той, остальные справа от зап той. В исходном состо нии этот регистр обнулен, а в процессе делени  в него в каждом такте записываетс  значение поразр дных зае- мов двухр дного кода очередного остатка, сформированное на выходах 43 третьего вычитател  16. Регистр 3 делител  в исходном состо нии хранит n-разр дный двоичный код делител  Y без знака, а к началу собственно делени  в него записываетс  произведение W делител  Y на (К + 2) старших разр дов обратной величины Ci, вычисленной по значению YI + + 3.

Произведение W поступает в однор дном коде с выходов 46 сумматора 17. На последнем такте собственно делени  в регистр 3 делител  записываетс  m (К - 1) + 5 разр дов промежуточного значени  частного X (т - число тактов собственно делени ), образованного на выходах 46 сумматора 17. Регистр 4 старших разр дов делител  (К + 3) разр дный и предназначен дл  хранени  YI (старших (К + 3) разр дов делител  Y без знака). Регистр 5 частного в исходном состо нии обнулен, а в процессе делени  в него на каждом такте записываетс  накапливаемое значение частного X , поступающее с выходов 46 сумматора 17. На последнем такте работы устройства в регистр 5 записываетс  частное Z , которое поступает на выход 23 частного устройства. Предполагаетс , что регистры 1-5 реализованы на основе двухтактных синхронных DV-триггеров. Запись информации в регистры производитс  по синхроимпульсу при наличии разрешающего потенциала на их V-входах. Кроме того, второй регистр 2 остатка и регистр 5 частного вначале делени  обнул ютс  путем подачи синхроимпульса с входа 21 синхронизации устройства на их синхровходы и разрешающего потенциала с первого выхода 47 блока управлени  на их входы разрешени  установки в нуль.

С помощью первого коммутатора 6 осуществл етс  передача на информационные входы первого регистра 1 остатка либо делимого X с входа 20 данных устройства, когда на первом выходе 47 блока 19 управлени  формируетс  сигнал 1, либо значени  поразр дных разностей двухр дного кода 5 остатка X , образованного на выходах 42 разности третьего вычитател  16, когда на втором выходе 48 блока 19 управлени  формируетс  сигнал 1. С помощью второго коммутатора 7 осуществл етс  передача на 10 информационные входы регистра 3 делител  либо делител  Y с входа 20 данных устройства , когда на п том выходе 51 блока 19 управлени  формируетс  сигнал 1, либо значени  X или W, образованного на выхо- 15 дах 46 сумматора 17, когда на седьмом выходе 53 блока 19 управлени  формируетс  сигнал 1. С помощью третьего коммутатора 8 осуществл етс  передача на его выходы 37 либо значени  Ci старших (К + 2)

0 разр дов обратной величины от принуди- тельно округленного значени  старших, (К + 3) разр дов делител , образованного на выходах 33 узла 12 вычислени  обратной величины, когда на шестом выходе 52 блока

5 19 управлени  формируетс  сигнал 1, либо значени  (Xi - р) однор дного кода (К + 4) старших разр дов остатка, поступающего с выходов 34 младших разр дов второго вычитател  14, когда на выходе 36 элемента И

0 18 формируетс  сигнал 1 С помощью четвертого коммутатора 9 осуществл етс  передача на входы первого слагаемого сумматора 17 либо (К + 4) разр дов промежуточного значени  частного (Xi - р), получа5 емых в каждом такте собственно делени  и поступающих на входы младших разр дов информационных входов второй группы четвертого коммутатора 9 с выходов 37 третьего коммутатора 8 (на входы старших

0 разр дов информационных BXI цов второй группы коммутатора 9 подают О), когда на втором выходе 48 блока 19 управлени  формируетс  сигнал 1, либо значени  первого р да двухр дного кода произведени  W или

5 Z , сформированного на выходах 38 блока 13 умножени  и поступающего на информационные входы первой группы четвертого коммутатора 9, когда на шестом выходе 52 блока 19 управлени  формируетс  сигнал

0 1. С помощью п того коммутатора 10 осуществл етс  передача на входы второго слагаемого сумматора 17 либо значени  второго р да двухр дного кода произведени  W или Z , сформированного на выходах

5 39 блока 13 умножени  и поступающего на информационные входы первой группы п того коммутатора 10, когда на шестом выходе 52 блока 19 управлени  формируетс  сигнал 1, либо промежуточного значени  частного X, поступающего с выходов регистра 5 частного на информационные входы второй группы п того коммутатора 10 со сдвигом на (К - 1) разр дов в сторону старших разр дов (на входы (К - 1) младших разр дов информационных входов второй группы коммутатора 10 подаютс  О, когда на втором выходе 48 блока 19 управлени  формируетс  сигнал 1. Коммутаторы 6-10 могут быть реализованы на элементах 2И- 214ЛИ.

Сумматор 11 принудительного округлени  делител   вл етс  комбинационной схемой . В нем осуществл етс  принудительное округление значени  YI старших (К + 2) разр дов делител  путем прибавлени  единицы в его младший разр д, поступающей на вход переноса сумматора 11 принудительного округлени  делител  через вход 22 логической единицы устройства. На выходах 32 сумматора 11 образуетс  значение Y + .

Узел 12 вычислени  обратной величины производит вычисление значени  Ci старших (К + 2) разр дов обратной величины С s1/(Yi + 2 + 3). На выходах 33 узла 12 вычислени  обратной величины формируетс  значение d старших (К + 2) разр дов обратной величины С принудительно округленного усеченного делител . В данном случае предполагаетс  его реализаци  совместно с сумматором 11 принудительного округлени  делител  на ПЗУ. Ниже приведен фрагмент таблицы истинности дл  такой реализации при значении К 4.

Первый вычитатель 14 комбинационного типа. Он осуществл ет преобразование (К + 5) старших разр дов двухр дного кода остатка, хран щегос  в регистрах 1, 2 остатка , в однор дный код (два разр да слева от зап той и (К + 3) разр да справа от зап той). При этом в первом вычитателе 14 осуществл етс  принудительное уменьшение значени  усеченного остатка на единицу младшего разр да , поступающего на вход заема первого вычитател  14 через вход 22 логической единицы устройства, в результате чего формируетс  значение (Xi - p). На выходах 34 младших разр дов первого вычитател  14 образуетс  однор дный код (К + 4) старших разр дов остатка (один разр д слева от зап той и (К + +3) разр да справа от зап той), а на выходе 35 старшего разр да первого вычитател  14 образуетс  старший разр д остатка. Так как в устройстве при формировании частного используетс  значение старших разр дов ос- татка, полученное при приведении на первом вычитателе 14 к однор дному коду старших разр дов двухр дного кода остатка и принудительно уменьшенное на единицу младшего разр да, то становитс  возможным образование неправильного значени  частного. Так,

если значение старших разр дов приведенного к однор дному коду полноразр дного остатка равно нулю, то при формировании однор дного кодастарших разр дов остатки на

выходах 34 младших разр дов первого вычитател  14 возможно получение значени , меньшего чем нуль на единицу младшего разр да, т. е. значени  11 „.. Но в этом случае на К 4

выходе 35 старшего разр да первого вычитател  14 формируетс  единица. Если же значение старших разр дов приведенного полноразр дного остатка не равно нулю, на выходе 35 старшего разр да формируетс 

нуль. Дл  исключени  возможности получени  в первом случае неверного значени  частного в устройстве предусмотрена блокировка (формирование значени  старших разр дов остатка Х - р, равного нулю). Это

производитс  путем подачи на инверсный вход элемента И 18 единичного сигнала с выхода 35 первого вычитател  14. В этом случае на выходе 36 элемента И 18 независимо от значени  сигнала на его пр мом

входе формируетс  сигнал О, который запрещает прохождение значени  Xi - р с информационных входов второй группы третьего коммутатора 8 на его выходы 37 (формируетс  значение,00...0}.В случае,

когда на инверсный вход элемента И 18 подаетс  сигнал О, а на пр мой вход подаетс  сигнал 1 с второго выхода 48 блока 19 управлени , значение старших разр дов остатка Xi - р с информационных входов второй группы третьего коммутатора 8 поступает на его выходы 37.

Блок 13 умножени  производит умножение содержимого регистра 3 делител  (на

подготовительном этапе - делител  Y, во врем  всех шагов собственно делени  - произведени  W, а на последнем шаге работы устройства - промежуточного (значени  частного X) на значение величины, сформиро5 ванной на выходах 37 третьего коммутатора 8 (соответственно на Ci, XL -pi, Ci). На его выходах 38, 39 первой и второй групп соответственно образуетс  произведение в двухр дном коде (соответственно W Y -Ci,

0 (Xi-p)- W, Z X -Ci).

С помощью второго и третьего вычита- телей 15,16 вычисл етс  очередной остаток по двухр дному коду предыдущего остатка X, поступающему на входы уменьшенного и

5 вычитаемого первой группы вычитател  15 с выходов 26, 28 первого и второго регистров 1, 2 остатка соответственно и по двухр дному коду произведени  W -(Xi - р), поступающему на входы вычитаемого первой группы

третьего вычитател  16с выходов 38 первой группы блока 13 умножени  и на входы вычитаемого второй группы второго вычитател  15 с выходов 39 второй группы блока 13 умножени . Второй и третий вычитатели 15, 16 могут быть построены с использованием одноразр дных двоичных вычитателей и  вл ютс  вычитател ми без распространени  заема. На выходах 42,43 третьего вычитател  16 очередной остаток X X - W (Xi - р) формируетс  в двухр дном коде в виде разности и заема. Вычитатели 15,16 могут быть также реализованы на основе одноразр дных двоичных сумматоров с применением правил обработки информации в обратном или дополнительном кодах. Дл  этого необходимо информацию, поступающую на входы вычитателей 15,16 с выходов 38,39 блока 13 умножени , проинвертировать и осуществить прибавление единиц в их младшие разр ды (при использовании дополнительного кода). В этом случае на выходах 42, 43 третьего вычитател  16 очередной остаток образуетс  в двухр дном коде в виде суммы и переноса. Очередной остаток с выходов 42,43 третьего вычитател  поступает со сдвигом на (К -1) разр д в сторону старших разр дов на информационные входы второй группы первого коммутатора 6 и на информационные входы второго регистра 2 остатка.

Сумматор 17 предназначен дл  выполнени  операции суммировани  с распространением переноса информации, поступающей с выходов 44, 45 четвертого 9 и п того 10 коммутаторов . Он участвует в процессе накоплени  промежуточного значени  частного, когда на первые управл ющие входы четвертого и п того коммутаторов 9, 10 подаетс  сигнал Тс выхода 48 блока 19 управлени . Это производитс  путем прибавлени  к промежуточному значению частного, хран щемус  в регистре 5 частного и сдвинутому на (К - 1) разр дов влево (в сторону старших разр дов), (К + 4) разр дов частного, сформированных на выходах 37 третьего коммутатора 8. Сумматор 17 также участвует в процессе формировани  однор дного кода произведени , полученного на выходах 38, 39 блока 13 в двухр дном коде, когда на вторые управл ющие входы четвертого и п того коммутаторов 9, 10 подаетс  сигнал Г с выхода 52 блока 19 управлени .

Блок 19 управлени  координирует работу узлов и блоков устройства при выполнении в нем операции делени  чисел. Как и в устройстве-прототипе он может быть реализован самыми различными методами и средствами. На фиг. 2 в качестве примера приведена реализаци  блока 19 на основе счетчика 55 узла 56 пам ти микрокоманд.

Счетчик 55 накапливающего типа и предназначен дл  естественной адресации микрокоманд . Вход счета счетчика соединен с входом 21 синхронизации устройства. В качестве па м ти 56 микрокоманд может быть применена быстродействующа  посто нна  пам ть емкостью (т + 3) 8, где т L/ i

- число

тактов собственно делени  ц X ближай10 шее целое, большее или равное X). В самом начале работы устройства счетчик 55 устанавливаетс  в некоторое исходное состо ние , например в нуль (на фиг. 2 цепь установки счетчика 55 в исходное состо ние

15 не показана). Микропрограмма работы устройства представлена на фиг. 3.

Устройство дл  делени  работает следующим образом.

Пусть на вход 20 данных устройства уже

0 поступил n-разр дный двоичный код делител  Y (здесь предполагаетс , что делимое X и делитель Y правильные нормализованные положительные дроби), и счетчик 55 блока 19 управлени  установлен в исходное

5 нулевое состо ние. По содержимому счетчика 55, которое служит адресом обращени  к пам ти 56 микрокоманд, из пам ти 56 микрокоманд считываетс  микрокоманда 1, которой соответствуют управл ющие сигна0 лы Y50, Y51 (фиг. 3). В результате этого соответственно на четвертом и п том выходах 50,. 51 блока 19 управлени  устанавливаютс  уровни Г. Под действием этих управл ющих сигналов второй коммутатор 7 пропускает на

5 информационные входы регистра 3 делител  делитель Y с входа 20 данных устройства, а регистр 3 делител  и регистр 4 старших разр дов делител  подготовлены к приему информации, так как на их входах разреше0 ни  записи присутствуют потенциалы 1. С приходом первого импульса на вход синхронизации устройства производитс  запись делител  Y в регистр 3 делител  и старших разр дов делител  Yi в регистр 4 старших

5 разр дов делител , а также установка счетчика 55 блока 19 управлени  в состо ние 1.

Во втором такте работы устройства из узла 56 пам ти микрокоманд считываетс  микрокоманда 2, которой соответствуют

0 управл ющие сигналы Y47, Y49, Y50. Y52, Y53. В результате этого соответственно на первом, третьем, четвертом, шестом и седьмом выходах 47,49,50,52, 53 блока 19 управлени  устанавливаютс  уровни 1. Под действием

5 этих управл ющих сигналов первый коммутатор 6 пропускает на информационные входы первого регистра 1 остатка делимое X с входа 20 данных устройства, первый регистр 1 остатка подготовлен к приему информации, третий коммутатор 8 пропускает на входы

ервой группы блока 13 умножени  значеие старших разр дов обратной величины i, сформированное на выходах 33 узла 12 ычислени  обратной величины. На выходах 8, 39 первой и второй групп блока 13 умноени  формируетс  произведение W Y Ci в двухр дном коде, которое поступает на нформационные входы первой группы четвертого и п того коммутаторов 9, 10, настронных на пропуск этой информации на выходы 44, 45 управл ющим сигналом с выхода 52 блока 19 управлени , Сумматор 17 приводит к однор дному коду это произведение. Поддействием управл ющего сигнала с выхода 53 блока 19 управлени  второй коммутатор 7 пропускает на информационные входы регистра 3 делител  значение произведени  W в однор дном коде с выходов 46 сумматора 17, Под действием управл ющего сигнала с выхода 50 блока 19 управлени  регистр 3 делител  подготовлен к приему информации, Кроме этого, второй регистр 2 остатка и регистр 5 частного настроены на обнуление. С приходом второго импульса на вход 21 синхронизации устройства производитс  запись делимого X и произведени  W в регистры соответственно 1, 3, а также обнуление регистров 2, 5 и установка счетчика 55 блока 19 управлени  в состо ние 2. На этом заканчиваетс  подготовительный этап работы устройства, включающий два такта, и начинаетс  собственно деление, в процессе которого в течение m тактов формируетс  m(K- 1) +5 двоичных цифр промежуточного значени  частного X.

В первом такте собственно делени  из пам ти 56 микрокоманд считываетс  микрокоманда 3, которой соответствуют управл ющие сигналы Y48, Y49, Y54, и соответственно на втором, третьем и восьмом выходах 48, 49, 54 блока 19 управлени  устанавливаютс  уровни 1. Под действием этих управл ющих сигналов третий коммутатор 8 пропускает на свои выходы 37 значение (Xi - p) с выходов 34 первого вычитател  14, если на выходе 35 старшего разр да первого вычитател  14 сформирован сигнал О, и нуль в противном случае, четвертый и п тый коммутаторы 9, 10 пропускают на входы сумматора 17 соответственно значение (Хч - р) с выходов 37 третьего коммутатора 8 и накапливаемое промежуточное значение частного X , подаваемое на информационные входы второй группы п того коммутатора 10 со сдвигом на (К - 1) разр д влево (в сторону старших разр дов). Регистр 5 частного настроен на прием информации, поступающей с выходов 46 сумматора 17, Кроме того, на выходах 38, 39 первой и второй групп блока 13 умножени  формируетс  произведение W (Xi -р ) в двухр дном коде. С помощью вычитателей 15, 16 на выходах 42, 43 разности и

заема вычитател  16 формируетс  значение

X - W (Xi - р) в двухр дном коде, которое в дальнейшем служит остатком и подаетс  на информационные входы первого регистра 1 остатка через коммутатор 6 и на информационные входы второго регистра остатка со

сдвигом на (К - 1) разр д влево (в сторону старших разр дов). Первый и второй регистры 1, 2 остатка настроены на прием информации . С приходом третьего импульса на вход 21 синхронизации устройства в первый

и второй регистры 1, 2 остатка записываетс  двухр дный код следующего остатка, в регистре 5 частного накапливаетс  промежуточное значение частного, а счетчик 55 блока 19 управлени  устанавливаетс  в состо ние 3.

Аналогичным образом устройство работает и в других тактах собственно делени . Отметим только, что на последнем такте собственно делени  (микрокоманда m + 2 на фиг. 3) накопленное промежуточное значение частного X с выходов 46 сумматора 17 поступает на информационные входы регистра 3 делител  через второй коммутатор 7. Регистр 3 делител  под действием управл ющего сигнала с выхода 50 блока 19 управлени  подготовлен к приему информации, С приходом импульса с входа 21 синхронизации устройства промежуточное значение частного записываетс  в регистр 3 делител , а счетчик 55 блока 19 управлени  устанавливаетс  в состо ние т + 2.

На последнем (т + 3) такте делени  из узла 56 пам ти микрокоманд считываетс  микрокоманда m +3, которой соответствуют управл ющие сигналы Y52, Y54 и соответственно на шестом и восьмом выходах 52, 54 блока 19 управлени  устанавливаютс  уровни 1. Под действием этих управл ющих сигналов третий коммутатор 8 пропускает на входы первой группы блока 13 умножени  значение старших разр дов обратной величины CL Коммутаторы 9,10 пропускают на входы сумматора 17 двухр дный код произведени  X Ci с выходов 38, 39 первой и второй групп блока 13 умножени . Сумматор

0 17 формирует однор дный код произведени  X -Ci, поступающий на информационные входы регистра 5 частного, который подготовлен к приему информации единичным сигналом на выходе 54 блока 19. С приходом импульса

5 на вход 21 синхронизации устройства произведение X Ci записываетс  в регистр 5 частного, п старших разр дов его  вл ютс  разр дами частного Z . и поступают на выход 23 частного устройства.

Claims (1)

1. Формула изобретени 

   Устройство дл  делени , содержащее два регистра остатка, регистр делител , регистр частного, регистр старших разр дов делител , сумматор принудительного округлени  делител , узел вычислени  обратной величины, элемент И, три коммутатора, три вычитател , сумматор, блок умножени  .и блок управлени , причем информационные входы регистра старших разр дов делител  и информационные входы первой группы первого и второго коммутаторов соединены с входом данных устройства, выходы первого коммутатора соединены с информационными входами первого регистра остатка,выходы старших разр дов которого соединены с входами уменьшаемого первого вычитател , входы вычитаемого которого соединены с выходами старших разр дов второго регистра остатка, вход заема первого вычитател  соединен с входом логической единицы устройства и входом переноса сумматора принудительного округлени , информационные входы которого соединены с выходом регистра старших разр дов делител , выходы сумматора принудительного округлени  соединены с входами узла вычислени  обратной величины, выходы которого соединены с информационными входами первой группы третьего коммутатора, информационные входы второй группы которого соединены с выходами младших разр дов первого вычитател , выход старшего разр да Которого соединен с инверсным входом элемента И, выход которого соединен с первым управл ющим входом третьего коммутатора , выходы которого соединены с входами первой группы блока умножени , входы второй группы которого соединены с выходами регистра делител , информационные входы которого соединены с выходами второго коммутатора, информационные входы второй группы которого соединены с выходами сумматора и с информационными входами регистра частного, выходы разр дов первого регистра остатка соединены с входами уменьшаемого второго вычитател , входы вычитаемого первой группы которого соединены с выходами разр дов второго регистра остатка, информационные входы которого соединены с выходами заема третьего вычитател , выходы разности которого соединены с информационными входами второй группы первого коммутатора, выходы разности второго вычитател  соединены с

   входами уменьшаемого третьего вычитател , входы вычитаемого первой группы которогосоеди- йены с выходами первой группы блока умножени , вход синхронизации устройства 5 соединен с синхровходами первого и второго регистров остатка, регистра делител , регистра старших разр дов делител , регистра частного и блока управлени , первый выход блока управлени  соединен с 10 первым управл ющим входом первого коммутатора и входами установки в О второго регистра остатка и регистра частного, второй выход блока управлени  соединен с вторым управл ющим входом первого ком5 мутатора, с пр мым входом элемента И и входом разрешени  записи второго регистра остатка, третий и четвертый выходы блока управлени  соединены с входами разрешени  записи первого регистра остатка и реги0 стра делител  соответственно, п тый выход блока управлени  соединен с входом разрешени  записи регистра старших разр дов делител  и первым управл ющим входом второго коммутатора, шестой выход блока

   5 управлени  соединен с вторым управл ющим входом третьего коммутатора, отличающеес  тем, что, с целью сокращени  количества оборудовани , устройство содержит четвертый и п тый коммутаторы, при0 чем выходы первой группы блока умножени  соединены с информационными входами первой группы четвертого коммутатора, информационные входы второй группы которого соединены С входами первой группы

   5 блока умножени , выходы второй группы которого соединены с входами первой группы п того коммутатора и с входами вычитаемого второй группы второго вычитател , выходы заема которого соединены с входами

   0 вычитаемого второй группы третьего вычитател , выходы разр дов регистра частного соединены с выходами частного устройства и информационными входами второй группы п того коммутатора, выходы четвертого и

   5 п того коммутаторов соединены с входами первой и второй групп сумматора соответственно , второй выход блока управлени  соединен с первыми управл ющими входами четвертого и п того коммутаторов, вторые

   0 управл ющие входы которых соединены с шестым выходом блока управлени , седьмой выход которого соединен с вторым управл ющим входом второго коммутатора, восьмой выход блока управлени  соединен

   5 с входом разрешени  записи регистра частного .

   Значение разр дов регистра старших разр дов делител  на адресных входах ПЗУ

   О, 1000000 О, 1000001 О, 1000010

   О, 1 1 1 1 1 1 О О, 1 1 1 1 1 1 1

   47 48 49 50 51 52 53 54

   44-.U44-U56

   Т

   о- 21

   ж

   Фиг.2

   Значение старших разр дов обратной величины

   1, 1 1 1 1 1

   1,11110 1,11101

   1,00000 1,00000

   ГУМ , У51

   19

   I

   ЩЩЩЩУМ

   I

   т+ 3 1

   /

   т, У 54