SU1709301A1 - Устройство дл делени - Google Patents

Abstract

Изобретение- относитс  к области вычислительной техники и может быть использовано в универсальных специализированных ЭВМ дл  построени  быстродействующих устройств делени  чисел. Целью изобретени   вл етс  упрощение устройства. Устройство содержит регистры 1-3 делимого, делител  и частного, блок 4 делени  усеченных чисел, два узла 5. 6 коррекции частного, блок 7 умножени , два вычитэтел  8. 9, сумматор-вычитатель 10. коммур)тор 11. блок 12 управлени . 3 ил.

Description

VI

О

ю оэ

о

Изобретение относитс  к вычислительной технику и может быть использовано в быстродействующих арифметических .устройствах дл  выполнени  операции делени ,

Цель изобретени  -упрощение устройства .

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - функциональна  схема первого узла коррекции частного дл  случа  к 4; на фиг. 3 - функциональна  схема блока управлени .

Устройство дл  делени  содержит (фиг.1) регистры 1, 2 и 3 соответственно делимого , делит,ел  и частного, блок 4 делени  усеченных чисел, второй 5 и первый 6 узлы коррекции частного, блок 7 умножени , первый 8 и второй 9 вычитатели, сумматор-вычитатель 10, коммутатор 11, блок 12 управлени , вход 13 данных устройств, вход 14 синхронизации устройства, выходы 1517с первого по третий блока 12 управлени , выход 18 знакового разр да второго вычитател  9, выход 19 знакрвого разр да сумматора вычитател  10, выходы 20 разр дов регистра 1 делимого, выходы 21 старших разр дов регистра 1 делимого, выходы 22 разр дов регистра, сумматора-вычитател  10, выходы 23 старших разр дов регистра 2 делител , выход24i старшего разр дам выходы 242 младших разр дов блока 4 делени  усеченных чисел, выходы 25 второго узла 5 коррекции частного, выходы 26 первой и 27 второй группы блока 7 умножени , выходы 28 разности и быходы 29 заема первого вычитател  8, выходы 30 второго вычитател  9, выходы 31 сумматора-вычитател  10. Первый узел б коррекции частного содержит (фиг.2) к-разр дный сумматор 32 и элемент НЕ 33. Блок 12 управлени  (фиг.3) может быть построен на базе счетчика 34 и узла 35 пам ти микрокоманда.

Функциональное назначение и реализаци  оснбвных узлов и блоков устройства дл  делени .

Регистры 1 и 2 делимого и делител  соответственно предназначены дл  временного хранени  двоичных кодов делимого (остатков) и делител . Регистр 1 делимого (п+1)-разр дный, из которых один разр д расположен слева от зап той и п разр дов справа рт зап той. Регистр 2 делител  содержит п разр дов, которые все расположены справа от зап той. В первом такте делени  в эти регистры загружаютс  двоичные коды делимого и делител , которые  вл ютс  правильными положительными дроб ми. Регистры могут быть реализованы на основе двухтактных синхронны с DVтриггеров . Запись информации в регистры

производитс  по синхроимпульсу при наличии разрешающего потенциала на их V-BXOдах . V-входы всех триггеров регистра 1 делимого объединены и подключеньгк выходу 16, а V-входы всех триггеров регистра 2 делител  - к выходу 17 блока 12 управлени . Регистр 3 частного предназначен дл  хранени  частного и реализован в виде регистра с возможностью однотактного сдвига на к разр дов в сторону старших разр дов. Входы к его младших разр дов соединены с выходами первого узла б коррекции частного. Он может быть построен на основе двухтактных синхронных D-триг5 герое, причем выход i-ro триггера (,2,...(k ), где I - разр дность частного) соединен с информационным входом (i+k)-ro триггера .Запись информации в регистр 3 производитс  по синхроимпульсу, поступающему с

0 входа 14 синхронизации устройства.

Блок 14 ;1елени  усеченных чисел предназначен дл  получени  (k+1)-paзp днoгo частного .от делени  старших ( k+1) разр дов делимого, поступающих с выходов 21

5 регистра 1 и старших k+1 разр див делител , поступающих с выходов 23 регистра 2 делител . При небольших значени х k блок 4 делени  усеченных чисел может быть разработан по соответствующей таблице истинности либо в виде быстродействующего логического шифратора, либо в виде быстрой поисковой таблицы, реализованной на ПЗУ, причем в этом случае целесообразна совместна  реализаци  блока 4 с вторым

5 узлом 5 коррекции частного. При больших лжезначени х k более предпочтительной  вл етс  реализаци  блока 4 в виде быстродействующей однотактной матричной схемы делени . исг ользующей алгоритм с

0 восстановлением или без восстановлени  остатков и все известные средства ускоренной реализации этих алгоритмов. Возможны и другие варианты реализации блока 4 делени  усеченных чисел.

5Значение частного, получаемого на выходах 24i и 242 блока 4 при делении в нем значени  k+1 старших разр дов делимого (или остатка) на k+1 старших разр дов делител , может быть либо равно значению k

0 старших разр дов истинного частного, получаемого при делении п-разр дных чисел, либо больше (меньше) на одну единицу .младшего разр да зтого значени .

Второй узел 5 предназначен дл  предварительной коррекции значени  цифр частного , формируемого на выходах 241 и 242 блока 4 делени . Если в блоке 4 делени  формируетс  частное, у которого значение старшего разр да равно единице, то на выходах узла 5 образуетс  значение скорректированного k-разр дного частного виде 11...1.

Если же значение старшего разр да равно нулю, то значение k младших :. -цифр частного, сформированное на выходах 242 блока 4 делени , передаетс  транзитом на выходы 25 узла 5.

Первый узел 6 коррекции предназначен дл  окончательной коррекции частного, сформированного в текущем такте. Как было показано выше, значение k-разр дного честного, поступающего с выходов 25 узла

5на вход узла 6, в некоторых случа х может быть на единицу младшего разр да больше или меньше истинного значени  k-разр дного частного, и тогда в узле 6 осуществл етс  соответственно либо вычитание из k-разр дного частного значени  единицы, либо прибавление к k-paзp днoмv частному значению единицы. Управление работой первого узла 6 коррекции осуществл етс  по значению сигналов с выходов 18 и 19 знаковых разр дов соответственно второго вычитател  9 и сумматора-вычитател . Так, при наличии на выходе 18 сигнала 1 в узле

6осуществл етс  вычитание из k-разр дного частного единицы его младшего разр да. Если же на выходе 18 присутствует О, то функционирование узла б определ етс  значением знакового разр да, поступающего с выхода 19 сумматора-вычитател  10. Если зто значение равно единице, то информаци  проходит через узел 6 без изменени . В противном случае происходит прибавление к k-разр дному частному единицы младшего разр да.

В блоке 7 умножени  осуществл етс  перемножение k-разр дного частного, сформированного на выходах 25 второго узла 5 коррекции и поступающего на вторую группу входов блока 7 и п-разр дного делител , хранимого в регистре 2 и поступающего на первую группу входов блока 7 с выходов 22 разр дов регистра 2. На выходах 26 и 27 первой и второй групп блока 7 образуетс  произведение в двухр дном коде (в виде двух чисел). Блок 7 умножени  комбинационного типа может быть реализован в виде совокупности из k-разр дных двоичных умножителей.

С помощью первого вычитател  8, второго вычитател  9 и сумматора-вычитател  10 в устойстве формируетс  два возможных значени  остатка, одно из которых записываетс  в качестве нового остатка через коммутатор 11 в регистр 1 делимого в зависимости от значени  k-разр дного частного на выходах 25 узла 5. Если данное k-разр дное частное равно истинному kразр дному частному, то в регистр 1 делимого в качестве нового остатка заноситс  значение остатка с аыходов 30 второго вычитател  9, если данное k-разр дное частное больше или меньше, чем истинное 5 k-разр дное на одну единицу его младшего разр да то новый остаток формируетс  на выходах 31 сумматора-вычитател  10.

Первый вычитатель 8 комбинационного типа и выполнен по принципу вычитател 

0 без распространени  заема. В вычитателе 8 осуществл етс  вычитание из содержимого регистра 1 делимого произведени , сформированного на выходах 26 и 27 блока 7 умножени  в двухр дном коде. Результат

5 вычитани  образуетс  на выходах 28 и 29 соответственно разности и заема вычитате , л  8 в двухр дном коде.

Второй вычитатель 9 предназначен дл  вычитани  из значени : разности, сформированной на выходах 28 первого вычитател  8, значени  заема, образованного на выходах 29 зтого же вычитател  8. Второй вычитатель 9 комбинационного типа, с ускоренным распространением заема может быть заменен быстродействующим сумматором , если информацию, поступающую на его вход вычитаемого, проинвертировать , а на вход переноса сумматора подать сигнал 1. Выход 18 знакового разр да второго , вычитател  9 соединен с управл ющим входом сумматора-вычитател  и первым входом управлени  первого узла 6 коррекции частного.

Если разность делимого (остатка), хранимого в регистре 1, и произведени , образованного на выходах блока 7 умножени , положительна, то в знаковом разр де второго вычитател  9 формируетс  значение О, что настраивает сумматор-вычитатель 10 на

0 вычитание, если же данна  разность отрицательна , то в знаковом разр де второго вычитател  9 формируетс  значение 1, что настраивает сумматор-вычитатель 10 на сложение.

5 Сумматор-вычитатель 10 предназначен дл  коррекции промежуточного значени  ocTatKa, образуемого на выходах 30 второго вычитател  9, если на выходах 25 узла 5 получилось k-разр дное частное большее

0 или меньшее истинного. Так, если значение k-разр дного частного на выходах 25 узла 5 больше на единицу истинного значени  kразр дного частного, то промежуточное значение остатка на выходах вычитател  9

5 получаетс  отрицательными и Г с выхода 18 знакового разр да вычитател  9 поступает на управл ющий вход сумматор а-вычитател  10 и настраивает его на режим суммировани  промежуточного значени  остатка со значением делител . При этом на

выходах 31 образуетс  скорректированное значение остатка. Если же значение k-разр дногО;настного на выходах 25 узла 5 меньше на единицу истинного значени  k-paзp днoгQ частного, то промежуточное значение остатка на выходах вычитател  9 получаетс  положительным и О с выхода 18 настраивает сумматор-вычитатель 10 на режим вычитани  из промежуточного значени  остатка значени  делител . При зтом на выходах 31 образуетс  скорректированное значение остатка.

Сумматор-вычитатель может быть построен на основе сумматора с управл емым инвертором на одном входе.

Коммутатор 11 предназначен дл  nejaeдачи на информационные входы регистра 11 делимого информации с трех направлений через соответствующие группы входов. Через первую группу входов поступает значение делимого с входа 13 данных устройства, через вторую группу входов - значение остатка с выходов 30 вычитател  9 (случай, когда значение частного на выходах 25 совпадает с истинным значением частного), через третью группу входов - значение скорректированного остатка с выходов 31 сумматора-вьмитател  (случай, когда значение частного на выходах 25 больше или меньше истинного на единицу младшего разр да). Управление работой коммутатора 11 осуществл етс  сигналами, формируемыми на выходе 15 блока 13 управлени  и на выходе 19 знакового разр да сумматоравычитател  10. Коммутатор 11 может быть построен, например, на четырехвходовых мультиплексорах.

Устройство работает следующим образом .

Перед началйм выполнени  собственно делени  в регистр 1 делимого и регистр 2 делител  заноситс  п-разр дный код делимого и п-разр дный код делител  соответственно , блок управлени  устанавливаетс  в исходное состо ние (делимое загружаетс  в .п младших разр дов регистра 1. в старший разр д которого записываетс  ноль). Предполагаетс , что Делимое и делитель - правильные положительные нормализованные дроби. Процесс определени  окончательного частного.состоит из m циклов, в каждом из которых формируетс  k двоичных цифр

частного (где число k-разр дных групп

1

частного).

Каждый цикл начинаетс  с определени  k-разр дногЬ частного, формируемого совместно блоком 4 и узлом 5 коррекции частного . На входы блока А при этом поступают значени  k+1 старших разр дов регистра 1

делимого (один разр д слева от зап той, остальные - справа от зап той) i/i значени  k+1 старших разр дов регистра 2 делител  (все разр ды расположены справа от зап той , Затем k-разр дное частное, образованное на выходах 25 узла 5, умножаетс  на п-разр дный делитель в блоке 7 умножени  и на выходах 30 второго вычитател  9 образуетс  остаток, равный разности между

0 предыдущим остатком и полученным произведением . В конце цикла делени  в регистр 1 делимого через коммутатор 11 заноситс  информаци  из двух возможных источников . Выбор источника осуществл етс  значением сигнала, формируемого на выхода 19 знакового разр да сумматора-вычитател  10. Если значение скорректированного остатка, получаемого на сумматоре-вычитателе 10. отрицательно (случай, когда промежуточное значение остатка на выходах 30 вычитател  9 положительно и сумматор-вычитэтель настраиваетс  на вычитание), то через коммутатор 11 в регистр 1 делимого заноситс  значение нового остатка с выходов 30 второго вычитател  9. Если же значение скорректированного остатка положительно, то в регистр 1 делимого заноситс  значение нового остатка с выходов 31 сумматора-вычитател  10. Одновремен0 но с коррекцией остатка выполн етс  кор . рекци  k-разр дного частного в узле б, куда поступают значени  знаковых разр дов второго вычитател  9 и сумматора-вычитател  10. В конце каждого цикла делени 

Claims (1)

1. 5 k-разр дное частное записываетс  в младшую часть регистра 3, освобождающуюс  при сдвиге в регистре 3 информации но k разр дов в сторону старших р зр дов. Формула изобретени 

   0 1. Устройство дл  делени , содержащее регистры делимого, делител  и частного, блок делени  усеченных чисел, первый узел коррекции частного, блок умножени , два вычитател , сумматор-вычитатель, коммутатор и блок управлени , причем вход данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами регистра делител , выходы разр дов которого соединены с

   0 входами первой группы блока умножени  и сумматора-вычитател . выходы коммутатора соединены с информационными входами регистра делимого, выходы старших рэзр дов которого соединены с входами делимого блока делени  усеченных чисел, выходы разр дов регистра делимого соединены с входами уменьшаемого первого вычитател , входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножени  соответственчо.

   разности и заема первого вычитател  - с входами уменьшаемого и вычитаемого второго вычитател ; выходы которого соединены с входами второй группы сумматоравычитател  и коммутатора, входы третьей группы которого соединены с выходами сумматора-вычитател , выход знакового разр да сумматора-вычитател  соединен с первым управл ющим входом первого узла коррекции частного, выход которого соединён с информационным входом регистра частного ,, синхровход которого соединен с входом синхронизации устройства и с синхровходами регистров делимого и делител  и блока управлени , первый выход которого соединен с первым управл ющим входом коммутатора , второй и третий выходы - с входами разрешени  записи регистров делимого и делител  соответственно, о т л и ч ающее с   тем, что, с целью упрощени , оно содержит второй узел коррекции частного , управл ющий и информационный входы которого соеди нены с выходами

   1В119

   Фиг. 2

   старшего и младшего разр дов соответственно блока делени  усеченных чисел, вход делител  которого соединен -с выходами старших разр дов регистра делител , выходы второго узла коррекции частного - с входами второй группы блока умножени  и информационными входами первого узла коррекции частного, второй управл ющий вход которого соединен с выходом знакового разр да второго вычитател  и управл ющим входом сумматора-вычитател , выход знакового разр да которого соединен с вторым управл ющим входом коммутатора.

   2, Устройство по П.1, о т л и ч а ю щ е ес   тем, что блок управлен1/   содержит счетчик пам ти микрокоманд, причем счетный вход счетчика соединен с синхроеходом блока управлени , первый, второй и третий выходы которого соединены с одноименными выходами узла пам ти микрюкоманд соответственно, адрех:ный вход которого соединен с выходом счетчика.

   Фаг.Ъ