SU1809438A1 - Divider - Google Patents
Divider Download PDFInfo
- Publication number
- SU1809438A1 SU1809438A1 SU904888393A SU4888393A SU1809438A1 SU 1809438 A1 SU1809438 A1 SU 1809438A1 SU 904888393 A SU904888393 A SU 904888393A SU 4888393 A SU4888393 A SU 4888393A SU 1809438 A1 SU1809438 A1 SU 1809438A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- bit
- inputs
- output
- register
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
Изобретение относится к вычислительной технике и предназначено для аппаратной реализации операции деление чисел в формате с фиксированной запятой в быстродействующих цифровых специализированных вычислительных устройствах и системах.The invention relates to computing and is intended for hardware implementation of the operation of dividing numbers in fixed-point format in high-speed digital specialized computing devices and systems.
Целью изобретения является повышение быстродействия за счет исключения временных затрат на подготовительные вычислительные операции и последующую загрузку регистра удвоенного и регистра утроенного делителей.The aim of the invention is to improve performance by eliminating the time spent on preparatory computational operations and the subsequent loading of the doubled register and the triple divider register.
На фиг.1 представлена функциональная схема устройства деления: на фиг.2 -пример реализации^ блока нахождения максимального результата.'Fig. 1 shows a functional diagram of the division device: Fig. 2 is an example of the implementation of the ^ block for finding the maximum result. '
В табл.1 представлен алгоритм работы блока нахождения максимального результата, в табл.2, 3 представлены примеры для случаев, когда старший разряд регистра делителя равен 0 (табл.2) и 1” (табл.З).Table 1 shows the algorithm for the operation of the block for finding the maximum result, Tables 2, 3 show examples for cases when the most significant bit of the divider register is 0 (Table 2) and 1 "(Table 3).
Устройство содержит вход делимого 1, вход делителя 2, п-разрядный коммутатор с инверсией и тремя состояниями на выходе 3, два п-разрядных коммутатора 4 и 5. п-разрядный коммутатор с тремя состояниями на выходе 6, п+1 - разр1ядный регистр делимого 7, п-разрядный регистр делителя 8, сдвиговый регистр частного 9, три сумматора, соответственно, 10, 11, 12, блок нахождения максимального результата 13. блок управления 14, выход частного 15. Устройство работает следующим образом. .The device contains an input of the dividend 1, an input of a divisor 2, an n-bit switch with inversion and three states at output 3, two n-bit switches 4 and 5. An n-bit switch with three states at output 6, n + 1 - a bit 1-bit register of the dividend 7, n-bit divider register 8, shift register of quotient 9, three adders, respectively, 10, 11, 12, block for finding the maximum result 13. control unit 14, output of quotient 15. The device operates as follows. ...
Со входа 2 на вход регистра делителя 8 и со входа 1 на вход коммутатора 3 подаются значения делителя и делимого. Блок управления 14 при наличии сигнала Запуск на выходе 2 формирует сигнал управления коммутатором 3 и регистром делителя 8, при этом выключается 3-е состояние коммутатора 3 и записывается значение делителя в регистр 8. Старший разряд регистра делителя 8 управляет работой коммутаторов 3. 4,From input 2 to the input of the divider register 8 and from input 1 to the input of the switch 3, the values of the divisor and the dividend are fed. The control unit 14 in the presence of the Start signal at output 2 generates a control signal for the switch 3 and the divider register 8, while the third state of the switch 3 is turned off and the value of the divider is written into register 8. The most significant bit of the divider register 8 controls the operation of the switches 3. 4,
5. В зависимости от состояния разряда коммутатор 3 осуществляет коммутацию значения делимого на два разряда влево, либо на один разряд влево, а коммутаторы 4 и 5 - значение делителя без изменения, либо на один разряд вправо (коммутатор 4); на один разряд влево, либо без изменения (коммутатор 5). Затем блок управления 14 на выходе 1 вырабатывает сигнал управления записью значения делимого в регистр 7 с инверсией. С 8ыхода регистра 7 информация поступает на коммутатор 6 и на первые входы сумматоров 10( 11, 12, с выхода коммутатора 4 информация поступает на вход сумматоров и 12, а с выхода коммутатора 5 информация поступает на второй вход сумматора 11 и третий вход сумматора 12. На вход коммутатора 6 с выходов регистра 7 и сумматоров 10,11,12 поступают четыре результата сложения: на вход 1 - делимое, умноженное на 4: на вход 2 - делимое, умноженное на 4, плюс делитель, на вход 3 - делимое, умноженное на 4, плюс делитель, умноженный на два; на вход 4·- делимое, умноженное на 4, плюс делитель, умноженный на два. Блок нахождения максимального результата 13 по состоянию старших разрядов сумматоров 10. 11, 12 формирует значение двухразрядного кода для записи в регистр частного 9 и управления коммутатором 6 по алгоритму, приведенному в табл.1.5. Depending on the state of the discharge, switch 3 commutes the value of the divisible by two bits to the left, or by one bit to the left, and switches 4 and 5 - the value of the divider without changing, or one bit to the right (switch 4); one bit to the left, or without change (switch 5). Then, the control unit 14 at the output 1 generates a control signal for writing the value of the dividend into the register 7 with inversion. From the 8th output of register 7, information goes to the switch 6 and to the first inputs of the adders 10 (11, 12, from the output of the switch 4 the information goes to the input of the adders and 12, and from the output of the switch 5 the information goes to the second input of the adder 11 and the third input of the adder 12. At the input of the switch 6 from the outputs of register 7 and adders 10, 11, 12, four addition results are received: at input 1 - the dividend multiplied by 4: at the input 2 - the dividend multiplied by 4, plus the divisor, at the input 3 - the dividend, multiplied by 4, plus the divisor multiplied by two; to the input 4 · - the dividend multiplied by 4, plus the divisor multiplied by 2. The block for finding the maximum result 13 by the state of the high-order bits of adders 10. 11, 12 forms the value of the two-digit code for writing to private register 9 and switch control 6 according to the algorithm shown in Table 1.
Далее блок управления 14 на выходе 3 вырабатывает сигнал, снимающий третье состояние с выхода коммутатора 6, и максимальное значение' результата суммирования, · сдвинутое на два разряда влево, поступает на вход регистра 7. Затем по сигналам блока управления 14 в регистр частного 9 записывается значение двухразрядного кода с выходов блока нахождения максимального результата и сдвигаются на два разряда вправо. После этого блок управления 14 вырабатывает сигналы записи информации в регистр 7 и устанавливает третье состояние на выходе коммутатора 6.Further, the control unit 14 at the output 3 generates a signal that removes the third state from the output of the switch 6, and the maximum value 'of the summation result, shifted by two digits to the left, goes to the input of the register 7. Then, according to the signals of the control unit 14, the value is written into the quotient register 9 two-digit code from the outputs of the block for finding the maximum result and are shifted two digits to the right. After that, the control unit 14 generates signals for recording information into the register 7 and sets the third state at the output of the switch 6.
Таким.образом, за одну итерацию в выходном регистре частного 9 имеется два бита результата. Проделав п/2 итераций, где п - разрядность входной информации, в регистре частного 9 получено значение честного, которое подается на выход 15.Thus, in one iteration, there are two result bits in the output quotient register 9. Having done n / 2 iterations, where n is the bit width of the input information, in the quotient register 9, an honest value is obtained, which is fed to the output 15.
В табл.2, 3 представлены примеры,для . случаев, когда старший разряд регистра делителя равен 0 (табл.2) и 1 (табл.З).Tables 2, 3 show examples for. cases when the most significant bit of the divider register is 0 (Table 2) and 1 (Table 3).
Таким образом, описанное устройство имеет более высокое быстродействие по сравнению с прототипом.Thus, the described device has a higher performance compared to the prototype.
Рассмотрим практическую реализацию некоторых узлов устройства. Коммутатор 3 может быть реализован на микросхемах. 1533КП14. Коммутаторы 4 и 5 могут быть реализованы на микросхемах 1533КП11. Коммутатор 6 может быть реализован на микросхемах 1533КП12. Регистры 7 и 8 могут быть реализованы на микросхемах 533ТМ8. Регистр 9 может быть реализован на микросхемах 530ИР24. Сумматоры 10 и могут быть реализованы на микросхемах 1533ИПЗ и 1533ИП4. Сумматор 12 может быть выполнен на микросхемах 1802ИМ1 и 1533ИП4. Блок нахождения максимального результата 13 может быть реализован на микросхеме 1533ЛАЗ.Let's consider the practical implementation of some of the nodes of the device. Switch 3 can be implemented on microcircuits. 1533KP14. Switches 4 and 5 can be implemented on 1533KP11 microcircuits. Switch 6 can be implemented on 1533KP12 microcircuits. Registers 7 and 8 can be implemented on 533TM8 microcircuits. Register 9 can be implemented on 530IR24 microcircuits. Adders 10 and can be implemented on microcircuits 1533IPZ and 1533IP4. The adder 12 can be performed on chips 1802IM1 and 1533IP4. The block for finding the maximum result 13 can be implemented on the 1533LAZ microcircuit.
Claims (8)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904888393A SU1809438A1 (en) | 1990-10-23 | 1990-10-23 | Divider |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904888393A SU1809438A1 (en) | 1990-10-23 | 1990-10-23 | Divider |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1809438A1 true SU1809438A1 (en) | 1993-04-15 |
Family
ID=21548562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904888393A SU1809438A1 (en) | 1990-10-23 | 1990-10-23 | Divider |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1809438A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EA036447B1 (en) * | 2017-07-18 | 2020-11-11 | Сахыбай Тынымбаев | Fast division unit |
-
1990
- 1990-10-23 SU SU904888393A patent/SU1809438A1/en active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EA036447B1 (en) * | 2017-07-18 | 2020-11-11 | Сахыбай Тынымбаев | Fast division unit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3729881B2 (en) | Circuit and method for performing parallel addition and averaging | |
US4754421A (en) | Multiple precision multiplication device | |
JP3573808B2 (en) | Logical operation unit | |
US6728744B2 (en) | Wide word multiplier using booth encoding | |
SU1809438A1 (en) | Divider | |
SU1756887A1 (en) | Device for integer division in modulo notation | |
RU2015537C1 (en) | Modulo two multiplier | |
SU781808A1 (en) | Arithmetic device | |
SU1709301A1 (en) | Division device | |
JP2674810B2 (en) | Multiplexed N-unit coincidence protection circuit | |
SU1767497A1 (en) | Divider | |
RU2018934C1 (en) | Divider | |
SU1803913A1 (en) | Division device | |
SU680477A1 (en) | Arithmetic unit | |
SU1594562A1 (en) | Processor of fast hartley-fourier transform of material sequences | |
SU1675901A1 (en) | Device for multiplication of polynomial over final fields gf(2) | |
SU1142845A1 (en) | Device for implementing two-dimensional fast fourier transform | |
SU1012245A1 (en) | Multiplication device | |
SU1262482A1 (en) | Sequential multiplying device | |
RU1817091C (en) | Device for multiplying numbers | |
SU911519A1 (en) | Device for computing elementary functions | |
SU1119006A1 (en) | Device for dividing numbers | |
SU748409A1 (en) | Device for multiplying binary-decimal numbers | |
RU1790782C (en) | Device for indication of roots | |
RU2015552C1 (en) | Device for computing average slipping value |