SU1809438A1 - Divider - Google Patents

Divider Download PDF

Info

Publication number
SU1809438A1
SU1809438A1 SU904888393A SU4888393A SU1809438A1 SU 1809438 A1 SU1809438 A1 SU 1809438A1 SU 904888393 A SU904888393 A SU 904888393A SU 4888393 A SU4888393 A SU 4888393A SU 1809438 A1 SU1809438 A1 SU 1809438A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
bit
inputs
output
register
Prior art date
Application number
SU904888393A
Other languages
Russian (ru)
Inventor
Viktor N Chernyshev
Aleksej V Surkov
Original Assignee
Voron Ts K B Proizv Ob Edineni
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Voron Ts K B Proizv Ob Edineni filed Critical Voron Ts K B Proizv Ob Edineni
Priority to SU904888393A priority Critical patent/SU1809438A1/en
Application granted granted Critical
Publication of SU1809438A1 publication Critical patent/SU1809438A1/en

Links

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

Изобретение относится к вычислительной технике и предназначено для аппаратной реализации операции деление чисел в формате с фиксированной запятой в быстродействующих цифровых специализированных вычислительных устройствах и системах.The invention relates to computing and is intended for hardware implementation of the operation of dividing numbers in fixed-point format in high-speed digital specialized computing devices and systems.

Целью изобретения является повышение быстродействия за счет исключения временных затрат на подготовительные вычислительные операции и последующую загрузку регистра удвоенного и регистра утроенного делителей.The aim of the invention is to improve performance by eliminating the time spent on preparatory computational operations and the subsequent loading of the doubled register and the triple divider register.

На фиг.1 представлена функциональная схема устройства деления: на фиг.2 -пример реализации^ блока нахождения максимального результата.'Fig. 1 shows a functional diagram of the division device: Fig. 2 is an example of the implementation of the ^ block for finding the maximum result. '

В табл.1 представлен алгоритм работы блока нахождения максимального результата, в табл.2, 3 представлены примеры для случаев, когда старший разряд регистра делителя равен 0 (табл.2) и 1” (табл.З).Table 1 shows the algorithm for the operation of the block for finding the maximum result, Tables 2, 3 show examples for cases when the most significant bit of the divider register is 0 (Table 2) and 1 "(Table 3).

Устройство содержит вход делимого 1, вход делителя 2, п-разрядный коммутатор с инверсией и тремя состояниями на выходе 3, два п-разрядных коммутатора 4 и 5. п-разрядный коммутатор с тремя состояниями на выходе 6, п+1 - разр1ядный регистр делимого 7, п-разрядный регистр делителя 8, сдвиговый регистр частного 9, три сумматора, соответственно, 10, 11, 12, блок нахождения максимального результата 13. блок управления 14, выход частного 15. Устройство работает следующим образом. .The device contains an input of the dividend 1, an input of a divisor 2, an n-bit switch with inversion and three states at output 3, two n-bit switches 4 and 5. An n-bit switch with three states at output 6, n + 1 - a bit 1-bit register of the dividend 7, n-bit divider register 8, shift register of quotient 9, three adders, respectively, 10, 11, 12, block for finding the maximum result 13. control unit 14, output of quotient 15. The device operates as follows. ...

Со входа 2 на вход регистра делителя 8 и со входа 1 на вход коммутатора 3 подаются значения делителя и делимого. Блок управления 14 при наличии сигнала Запуск на выходе 2 формирует сигнал управления коммутатором 3 и регистром делителя 8, при этом выключается 3-е состояние коммутатора 3 и записывается значение делителя в регистр 8. Старший разряд регистра делителя 8 управляет работой коммутаторов 3. 4,From input 2 to the input of the divider register 8 and from input 1 to the input of the switch 3, the values of the divisor and the dividend are fed. The control unit 14 in the presence of the Start signal at output 2 generates a control signal for the switch 3 and the divider register 8, while the third state of the switch 3 is turned off and the value of the divider is written into register 8. The most significant bit of the divider register 8 controls the operation of the switches 3. 4,

5. В зависимости от состояния разряда коммутатор 3 осуществляет коммутацию значения делимого на два разряда влево, либо на один разряд влево, а коммутаторы 4 и 5 - значение делителя без изменения, либо на один разряд вправо (коммутатор 4); на один разряд влево, либо без изменения (коммутатор 5). Затем блок управления 14 на выходе 1 вырабатывает сигнал управления записью значения делимого в регистр 7 с инверсией. С 8ыхода регистра 7 информация поступает на коммутатор 6 и на первые входы сумматоров 10( 11, 12, с выхода коммутатора 4 информация поступает на вход сумматоров и 12, а с выхода коммутатора 5 информация поступает на второй вход сумматора 11 и третий вход сумматора 12. На вход коммутатора 6 с выходов регистра 7 и сумматоров 10,11,12 поступают четыре результата сложения: на вход 1 - делимое, умноженное на 4: на вход 2 - делимое, умноженное на 4, плюс делитель, на вход 3 - делимое, умноженное на 4, плюс делитель, умноженный на два; на вход 4·- делимое, умноженное на 4, плюс делитель, умноженный на два. Блок нахождения максимального результата 13 по состоянию старших разрядов сумматоров 10. 11, 12 формирует значение двухразрядного кода для записи в регистр частного 9 и управления коммутатором 6 по алгоритму, приведенному в табл.1.5. Depending on the state of the discharge, switch 3 commutes the value of the divisible by two bits to the left, or by one bit to the left, and switches 4 and 5 - the value of the divider without changing, or one bit to the right (switch 4); one bit to the left, or without change (switch 5). Then, the control unit 14 at the output 1 generates a control signal for writing the value of the dividend into the register 7 with inversion. From the 8th output of register 7, information goes to the switch 6 and to the first inputs of the adders 10 (11, 12, from the output of the switch 4 the information goes to the input of the adders and 12, and from the output of the switch 5 the information goes to the second input of the adder 11 and the third input of the adder 12. At the input of the switch 6 from the outputs of register 7 and adders 10, 11, 12, four addition results are received: at input 1 - the dividend multiplied by 4: at the input 2 - the dividend multiplied by 4, plus the divisor, at the input 3 - the dividend, multiplied by 4, plus the divisor multiplied by two; to the input 4 · - the dividend multiplied by 4, plus the divisor multiplied by 2. The block for finding the maximum result 13 by the state of the high-order bits of adders 10. 11, 12 forms the value of the two-digit code for writing to private register 9 and switch control 6 according to the algorithm shown in Table 1.

Далее блок управления 14 на выходе 3 вырабатывает сигнал, снимающий третье состояние с выхода коммутатора 6, и максимальное значение' результата суммирования, · сдвинутое на два разряда влево, поступает на вход регистра 7. Затем по сигналам блока управления 14 в регистр частного 9 записывается значение двухразрядного кода с выходов блока нахождения максимального результата и сдвигаются на два разряда вправо. После этого блок управления 14 вырабатывает сигналы записи информации в регистр 7 и устанавливает третье состояние на выходе коммутатора 6.Further, the control unit 14 at the output 3 generates a signal that removes the third state from the output of the switch 6, and the maximum value 'of the summation result, shifted by two digits to the left, goes to the input of the register 7. Then, according to the signals of the control unit 14, the value is written into the quotient register 9 two-digit code from the outputs of the block for finding the maximum result and are shifted two digits to the right. After that, the control unit 14 generates signals for recording information into the register 7 and sets the third state at the output of the switch 6.

Таким.образом, за одну итерацию в выходном регистре частного 9 имеется два бита результата. Проделав п/2 итераций, где п - разрядность входной информации, в регистре частного 9 получено значение честного, которое подается на выход 15.Thus, in one iteration, there are two result bits in the output quotient register 9. Having done n / 2 iterations, where n is the bit width of the input information, in the quotient register 9, an honest value is obtained, which is fed to the output 15.

В табл.2, 3 представлены примеры,для . случаев, когда старший разряд регистра делителя равен 0 (табл.2) и 1 (табл.З).Tables 2, 3 show examples for. cases when the most significant bit of the divider register is 0 (Table 2) and 1 (Table 3).

Таким образом, описанное устройство имеет более высокое быстродействие по сравнению с прототипом.Thus, the described device has a higher performance compared to the prototype.

Рассмотрим практическую реализацию некоторых узлов устройства. Коммутатор 3 может быть реализован на микросхемах. 1533КП14. Коммутаторы 4 и 5 могут быть реализованы на микросхемах 1533КП11. Коммутатор 6 может быть реализован на микросхемах 1533КП12. Регистры 7 и 8 могут быть реализованы на микросхемах 533ТМ8. Регистр 9 может быть реализован на микросхемах 530ИР24. Сумматоры 10 и могут быть реализованы на микросхемах 1533ИПЗ и 1533ИП4. Сумматор 12 может быть выполнен на микросхемах 1802ИМ1 и 1533ИП4. Блок нахождения максимального результата 13 может быть реализован на микросхеме 1533ЛАЗ.Let's consider the practical implementation of some of the nodes of the device. Switch 3 can be implemented on microcircuits. 1533KP14. Switches 4 and 5 can be implemented on 1533KP11 microcircuits. Switch 6 can be implemented on 1533KP12 microcircuits. Registers 7 and 8 can be implemented on 533TM8 microcircuits. Register 9 can be implemented on 530IR24 microcircuits. Adders 10 and can be implemented on microcircuits 1533IPZ and 1533IP4. The adder 12 can be performed on chips 1802IM1 and 1533IP4. The block for finding the maximum result 13 can be implemented on the 1533LAZ microcircuit.

Claims (8)

Формула изобретенияClaim Устройство для деления, содержащее регистры делимого, делителя и частного, первый сумматор, блок управления, четыре коммутатора, причем вход делителя устрой- 5 ства соединен с информационным входом регистра делителя, выходы всех разрядов которого соединены с первыми информации онными входами всех разрядов первого коммутатора, выходы которого соединены с первыми информационными входами первого сумматора, выход которого соединен с первыми информационными входами второго коммутатора, выход которого соединен с информационным входом регистра делимого, первый и второй выходы блока управления соединены с входами разрешения записи регистров делимого и делителя соответственно, третий.выход блока управления соединен с первым управляющим входом второго коммутатора, четвертый и пятый выходы блока управления соединены с входами разрешения записи и управления сдвигом соответственно регистра частного, выход которого соединен с выходом частного устройства, вход пуска устройства соединен с входом запуска блока управления, о тлича ющееся тем, что, с целью повышения быстродействия, устройство содержит блок выделения максимального результата, второй и третий сумматоры, причем выходы регистра делимого, второго и третьего сумматоров соединены с второго по четвертый информационными входами второго коммутатора, второй и третий управляющие входы которого соединены с первым и вторым информационными входами регистра частного, с первым и вторым выходами блока выделения максимального результата, первый, второй и третий входы которого соеди10 нены с выходами старших разрядов первого, второго и третьего сумматоров соответственно, вход (1+2)-го разряда делимого устройства соединен с первым информационным входом i-ro разряда (i=0,1.....п-2: празрядность операнда) и вторым информационным входом (i+1)-ro разряда третьего коммутатора, выход j-ro разряда (J = 0,1.....п-1) регистра делителя соединен с вторым информационным входом (|-1)-го разряда первого коммутатора, первым информационным входом 0+1)-го разряда и вторым информационным входом j-ro разряда четвертого коммутатора, выходы разрядов регистра делимого соединены с вторыми информационными входами первого сумматора и первыми информационными входами второго и третьего сумматоров, вторые информационные входы которых соединены с выходом четвертого коммутатора, выход первого коммутатора соединен с третьим информационным входом третьего сумматора, выход старшего разряда регистра делителя соединен с управляющими входами первого и четвертого коммутаторов и первым управляющим входом третьего коммутатора, второй управляющий вход которого соединен с вторым выходом блока управления, выход третьего мультиплексора соединен с информационным входом регистра делимого, информационный вход (1+2)-го разряда которого соединен с выходом 4-го разряда второго коммутатора, входы (п-1)-го и η-го разрядов регистра делимого соединены с входом логической единицы устройства, второй информационный вход п-го разряда первого и первый информацион^ ный вход нулевого разряда четвертого коммутаторов соединены с входом логического нуля устройства.A device for dividing, containing registers of the dividend, divisor and quotient, the first adder, the control unit, four switches, and the input of the divider of the device is connected to the information input of the divider register, the outputs of all bits of which are connected to the first information inputs of all the bits of the first switch, the outputs of which are connected to the first information inputs of the first adder, the output of which is connected to the first information inputs of the second switch, the output of which is connected to the information input of the dividend register, the first and second outputs of the control unit are connected to the write permission inputs of the dividend and divisor registers, respectively, the third block output control is connected to the first control input of the second switch, the fourth and fifth outputs of the control unit are connected to the inputs of the write permission and shift control, respectively, of the private register, the output of which is connected to the output of the private device, the start input of the device is connected to the start input the control unit, characterized in that, in order to increase the speed, the device contains a block for extracting the maximum result, the second and third adders, and the outputs of the dividend register, the second and third adders are connected to the second to fourth information inputs of the second switch, the second and third the control inputs of which are connected to the first and second information inputs of the private register, to the first and second outputs of the maximum result extraction unit, the first, second and third inputs of which are connected to the outputs of the most significant bits of the first, second and third adders, respectively, input (1 + 2) -th bit of the divisible device is connected to the first information input of the i-ro bit (i = 0.1 ..... n-2: bit width of the operand) and the second information input (i + 1) -ro bit of the third switch, output j- ro bit (J = 0.1 ... n-1) of the divider register is connected to the second information input of the (| -1) -th bit of the first switch, the first information input of the 0 + 1) -th discharge and the second information input of the j-ro category of the fourth switch, the outputs of the bits of the dividend register are connected to the second information inputs of the first adder and the first information inputs of the second and third adders, the second information inputs of which are connected to the output of the fourth switch, the output of the first switch is connected to the third information input the third adder, the output of the most significant bit of the divider register is connected to the control inputs of the first and fourth switches and the first control input of the third switch, the second control input of which is connected to the second output of the control unit, the output of the third multiplexer is connected to the information input of the dividend register, the information input (1 + 2 ) of the th bit of which is connected to the output of the 4th bit of the second switch, the inputs of the (n-1) th and η-th digits of the dividend register are connected to the input of the logical unit of the device, the second information input of the n-th bit of the first and the first information entrance well the left bit of the fourth switches are connected to the logical zero input of the device. Таблица 1Table 1 КTO Выход 2 сумматоров 10-12 Выход блока нахождения максимального результата 13Output 2 adders 10-12 The output of the block for finding the maximum result 13 10 11 12 1 2ten eleven 12 1 2 0 0 0 - 0 00 0 0 - 0 0 1 0 0 0 11 0 0 0 1 1 1 0 1 01 1 0 1 0 1 1 . 1 1 11 1 ... 1 1 1 5941 / 7777 « 21241,15941/7777 "21241.1 Таблица ?.Table ?. Пример деления помхительнхх чисел,при «втором стармий разряд делителя равен *1’An example of dividing cute numbers, with "the second starmy, the divider bit is * 1" 5141 ’1.88189! UtilBHt 7777 =».Η1Ι11Γ?Ι18Βββϊ5141 '1.88189! UtilBHt 7777 = ". Η1Ι11Γ? Ι18Βββϊ Стзрвг.А разряд регистра д^дитедя ’ *ГStzrvg.A register bit d ^ child '* G Нулътипдеисор делимого осуществляет сдвиг ня 2 разряда влевоThe dividend nulltipDeisor shifts nya 2 digits to the left 1- й мультиплексор делителя : без изменения .1st multiplexer divider : no change. 2- й мультиплексор делителя осуществляет сдвиг ма 1 разряд влевоThe 2nd multiplexer of the divider performs a ma shift 1 bit to the left На первые входи сумматоров и ί-A вход мультиплексора промгвутвчного результата подается: 11118991И-11911To the first inputs of adders and ί-A, the input of the multiplexer of the industrial result is fed: 11118991И-11911 На 2-е входы сумматоров 8 и li подается: 1811 1111811Н991 На 2-0 вход сумматора 9 и‘3 А вход сумматора 11 подаетсягН] И IBS 11ll ж жжгхжжжхжххзхажххжгжжсхххехжхххжжжгжвххпгхагххгххзххххзхгзвгжххЕххххжвжхахсжжхзгзгккжхяеажаххаааскагасазававаааааааааавAt the 2 nd inputs of the adders 8 and fed li 1811 1111811N991 2-0 on the input of the adder 9 i'3 A input of adder 11 podaetsyagN] AND IBS 11ll g zhzhghzhzhzhhzhhhzhazhhhzhgzhzhskhhhehzhhhhzhzhzhgzhvhhpghaghhghhzhhhhzhgzvgzhhhEhhhhzhvzhhahszhzhhzgzgkkzhhyaeazhahhaaaskagasazavavaaaaaaaaaav N Входы мультиплексора промеяуточното результата ! Выводы устройства такта ! 1 Ст.р ! 2 · Ст.р ! 3 ! Ст.р ’ / · нахоеденмя макси-N Multiplexer inputs inter-result ! Tact device pins! 1 Str! 2 · St. p! 3! St.r ' / · Find the maximum 1 сумм.! ’ сумм.! ! сумм..· ! мапного результа-1 sums.! ’Sum.! ! amounts .. · ! map result 1 . ! ! ! 9 · ! 11 ’ • ! та1 ... ! ! ! nine · ! eleven ' •! that ЬB ВV ЕзхзгззхззааехзазахаесааааааааахззсхавжазгузагааахазззихжгхххгзхаааавааавааааааагзаазааааааавапаEzzhzgzzzzhzaaehzazahaesaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaavapa 1911181188111111 ! 1 ’ 11ВИ111ИШН · 1 ! ΠΙ11Ι1Ι1ΙΙ11ΙΙ I 1 ! miimiinnt < 11 · J1911181188111111! 1 ’11VI111ISHN · 1 ! ΠΙ11Ι1Ι1ΙΙ11ΙΙ I 1 ! miimiinnt < 11 J 18ИВ11111ПВШ < 1 1 ! tllllllBlIIIlli ! 1 1 1 ! llllllllltllllt ! 1 ! 911191111111111 ’ II18IV11111PVSH <1 1 ! tllllllBlIIIlli! eleven 1 ! llllllllltllllt! 1 ! 911191111111111 ' II 1.___......._____1.___......._____ 1181С91Й1И1В1!1 ! 1 ! 1118111111818» ! 1 1 ! 88311Π1Ι1Ι1ΙΙΙ · 1 ι iiBiiiimiieii; •1 . . ' , 1 I i ί1181S91Y1Y1V1! 1! 1 ! 1118111111818 "! 1 1 ! 88311Π1Ι1Ι1ΙΙΙ 1 ι iiBiiiimiieii; •1 . ... ', 1 I i ί 1118811181181811 ! 1 ! illllillllllltt ! ..... 1 в ! 900881111119191 < 1 ! iiiiimiiiuii ι tl ί i lBiNiMiuimi ; ι ! BIBI1M0U1B100 ! 1 I . 1 ! illtlllllllliu ! 1 1 ιιιιιΐιιιιιιιιι ι 11 , ...................у1118811181181811! 1 ! illllillllllltt! ..... 1 in! 900881111119191 <1! iiiiimiiiuii ι tl ί i lBiNiMiuimi; ι! BIBI1M0U1B100! 1 I. 1 ! illtlllllllliu! 1 1 ιιιιιΐιιιιιιιιι ι 11, ................... y IBIWIMIJIJJIJI ’ J 1 · ! 10Ш11ВШШ0 ! / 1 ! immimnii · τ » 1 ! 1П1Н1Ш11Ш ' 1!IBIWIMIJIJJIJI ’J 1 · ! 10SH11VSH0! / 1 ! immimnii · τ " 1 ! 1P1N1SH11SH ' 1! пшпшпип ’ в • ввшкиашп · 9 ! uiminimii i в ! 11Н1И1ППН1 ! I*pshpshpip 'in • vshkashp · nine ! uiminimii i v ! 11Н1И1ПН1! I * 1 I 111Ш111П81Ш ' 8 ’ 88ШИ11111В1В · 1 1 f ! IlllIltiltlHIl * 1 ! 191111191918811 ! ri ______... t ι I I I I1 I 111SH111P81SH '8 '88SHI11111V1V 1 1 f ! IlllIltiltlHIl * 1 ! 191111191918811! ri ______... t ι I I I I Результат деления:' 11118111111ΙΜΒ,Β <21241Division result: '11118111111ΙΜΒ, Β <21241 325 / 16787 «634,1325/16787 "634.1 Таблица 3»Table 3 " Пример деления чисел,при котором старший разряд делителя равен *1*An example of dividing numbers in which the most significant bit of the divider is * 1 * 325 4. ΜΜΜ1Ι10Μ181325 4. ΜΜΜ1Ι10Μ181 16787 =ЫВ088В118В10В1116787 = YB088B118B10B11 С?арвий разряд регистра делителя » *1'C? Arviy bit of the divider register "* 1 ' Мультиплексор делимого осуществляет сдвиг на 1 разряд влевоDividend multiplexer shifts 1 bit to the left 1- й мультиплексор делителя осуществляет сдвиг ив 1 разряд вправоThe 1st multiplexer of the divider shifts and 1 bit to the right 2- Я мультиплексор делителя - без изменения ’ · g 2- I divider multiplexer - no change in ' g На первые входы сумматоров и 1-Й вход мультиплексора промевуточното ' результата подается: 11111111В11111В1The first inputs of the adders and the 1st input of the multiplexer intermediate the result are: 11111111В11111В1 На 2-е входы- сумматоров 8 н tB подается: Н168В80И1В1В91On the 2nd inputs - adders 8 n tB: Н168В80И1В1В91 На 2-й вход сумматора 9 и 3-й вход сумматора 11 подается: 1118888118811111 xe.3.SSSV3S9.KSS9..:z:t:s*t.snsaxs::»xztx333Sxsxzzz8SiS38ss«zzzBszaaseaxst3aa»asxxexas3ZcazBstzBC«sz33zeessaz»saa«aac»9«The 2nd input of the adder 9 and the 3rd input of the adder 11 are fed: 1118888118811111 xe . 3 . SSSV3S9 . KSS9 .. : z: t : s * t . snsaxs:: "xztx 33 3 S xsxzzz8SiS38ss" zzzBszaaseaxst3aa "asxxexas3ZcazBstzBC" sz33zeessaz "saa" aac "9" Я ! Входы мультиплексора проммуточного результата 1 Выходы устройства тахте ! t ! Ст.р ’ 2 Ст.-р 3 · Ст.р ’ 4 · наяовдения макси- | 1 сумм.'. сумы. 1 сумм.! ’ мяльного результа- < ? 8 ‘ 9 1 19 ! ’та sezxzazsszseaszszxzsassxzs SXSZSZS ZSSSZSXZZBZSZSXZS гаезазхемааагахахатаажхажеажззгг хгжжзазавзаахахаххаазхжвсхсгзхзхахааав ! 111111818111911! ! 1 ! 1 №111НВ|11111 1 111Ш1108В111В ’ 1 1 I 1В11111ИШВ11 > «1 fI AM ! Intermediate result multiplexer inputs 1 Outside device outputs ! t! St.r ' 2 St.-r 3 St.r ' 4 · naowedeniya max- | 1 sum. '. bags. 1 sums.! ’Small result- <? eight ' nine 1 19 ! ’Ta sezxzazsszseaszszxzsassxzs SXSZSZS ZSSSZSXZZBZSZSXZS gaezazhemaaagahahataazheajzzzzy хгжжзазавzaaahahhaazhzhvshsgzkhzhahaaav! 111111818111911! ! 1 ! 1 №111NV | 11111 1 111SH1108V111V ' 1 1 I 1В11111ИШВ11> "1 f 2 * 1 1 ’ 1ШВ1ВШ810Ш ! в lllltlllHIMH '.- 1 1 ИИВШ811В111В ! 1 1 В ! 1 18ПЙВГВ111В1! ! / К2 * eleven '1ShV1VSh810Sh! v lllltlllHIMH '.- 1 1 ИИВШ811В111В! 1 1 B! 1 18PYVGV111V1! ! / TO 3 1 1 1181111181111111 ’ 1 ииивввшв» 1 ’ 1 ‘ 1 г t 1 • 1ВИШ1ШМ11 ! 1 1 1 1 · 1 шптмиш; ιι I » 1 1 1 • t.3 eleven 1181111181111111 ' 1 iiivvvshv " 1 ' 1 ' 1 g t 1 • 1VISH1SHM11! eleven 1 1 · 1 shtmish; ιι I " 1 eleven • t. 4 ! llltmiBItBII! в 882883181191119 1 ! 811»11В8ПВ118 ! 1 1 й ' 1 лвмшпиш · n 14 ! llltmiBItBII! v 882883181191119 1 ! 811 "11V8PV118! eleven th ' 1 лвмшпиш · n 1 5 I 1 ! швегшнвии' . 1 918801181111888 ! ! 1 1 ! 12B3IBBBBIBBB1B ! 1 ' t 119519111111811 1 . 11 ______.1 t5 I 1! shwegshnvii '. 1 918801181111888! ! eleven ! 12B3IBBBBIBBB1B! 1 't 119519111111811 1. 11 ______. 1 t 6 ! 1М1В811П181И! 1 811В1ВВВШ18» 1 > 1В1В1В1В1МИ18 1 < HIHINHBIItl ! И .-.1 16 ! 1M1V811P181I! 1 811В1ВВВШ18 " 1 > 1V1V1V1V1MI18 1 <HIHINHBIItl! I.-. 1 1 7 ! iumitieiBiiii 1 11111ВВ11111И9 • 9 ! 11|»1Ш»М11 1 BlllHBlBBDlBll ! 11 - 1 , 1 * 17 ! iumitieiBiiii 1 11111VV11111I9 • nine ! 11 | "1SH" M11 1 BlllHBlBBDlBll! eleven - 1 , 1 * 1 8 ! liimiiiinun 819818911191118 ! 1 ! В1В81В111ПВПВ 1ВП111МП1И1 ! Neight ! liimiiiinun 819818911191118 ! 1 ! В1В81В111PVPV 1VP111MP1I1! N II II II II Результат деления: 821811911111818,8 >634Division result: 821811911111818.8> 634
SU904888393A 1990-10-23 1990-10-23 Divider SU1809438A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU904888393A SU1809438A1 (en) 1990-10-23 1990-10-23 Divider

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU904888393A SU1809438A1 (en) 1990-10-23 1990-10-23 Divider

Publications (1)

Publication Number Publication Date
SU1809438A1 true SU1809438A1 (en) 1993-04-15

Family

ID=21548562

Family Applications (1)

Application Number Title Priority Date Filing Date
SU904888393A SU1809438A1 (en) 1990-10-23 1990-10-23 Divider

Country Status (1)

Country Link
SU (1) SU1809438A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EA036447B1 (en) * 2017-07-18 2020-11-11 Сахыбай Тынымбаев Fast division unit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EA036447B1 (en) * 2017-07-18 2020-11-11 Сахыбай Тынымбаев Fast division unit

Similar Documents

Publication Publication Date Title
JP3729881B2 (en) Circuit and method for performing parallel addition and averaging
US4754421A (en) Multiple precision multiplication device
JP3573808B2 (en) Logical operation unit
US6728744B2 (en) Wide word multiplier using booth encoding
SU1809438A1 (en) Divider
SU1756887A1 (en) Device for integer division in modulo notation
RU2015537C1 (en) Modulo two multiplier
SU781808A1 (en) Arithmetic device
SU1709301A1 (en) Division device
JP2674810B2 (en) Multiplexed N-unit coincidence protection circuit
SU1767497A1 (en) Divider
RU2018934C1 (en) Divider
SU1803913A1 (en) Division device
SU680477A1 (en) Arithmetic unit
SU1594562A1 (en) Processor of fast hartley-fourier transform of material sequences
SU1675901A1 (en) Device for multiplication of polynomial over final fields gf(2)
SU1142845A1 (en) Device for implementing two-dimensional fast fourier transform
SU1012245A1 (en) Multiplication device
SU1262482A1 (en) Sequential multiplying device
RU1817091C (en) Device for multiplying numbers
SU911519A1 (en) Device for computing elementary functions
SU1119006A1 (en) Device for dividing numbers
SU748409A1 (en) Device for multiplying binary-decimal numbers
RU1790782C (en) Device for indication of roots
RU2015552C1 (en) Device for computing average slipping value