SU1767497A1 - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ дл  построени  устройств делени  чисел . Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство содержит регистры 1-3 делимого, делител  и частного, блок 4 делени  усеченнь х чисел, первый узел 6 коррекции частного, два вы- читател  8, 9, сумматор 10, коммутатор 11, блок 12 управлени  и второй узел 5 коррекции частного. 3 ил.

Description

Ё

S

.2

О ixj

ЦЗиг.1

Изобретение относитс  к области вычислительной техники и может быть использовано в быстродействующих арифметических устройствах дл  выполнени  операции делени .

Целью изобретени   вл етс  повышение быстродействи  устройства.

На фиг. 1 приведена структурна  схема устройства; на фиг.2 - дл  К 4 показана реализации блока делени  усеченных чисел в виде итеративной сети; на фиг. 3 - функциональна  схема первого узла коррекции частного.

Устройство дл  делени  содержит (фиг. 1) регистры 1, 2, 3, соответственно, делимого , делител  и частного, блок 4 делени  усеченных чисел, второй и первый узлы 5, 6 коррекции частного, блок 7 умножени , первый , второй вычитатели 8, 9, сумматор 10, коммутатор 11, блок 12 управлени , вход 13 данных устройства, вход 14 синхронизации устройства, выходы 15-17 с первого по третий блока 12 управлени , соответственно, выход 18 знакового разр да второго вычи- тател  9, выходы 19 разр дов регистра 1 делимого, выходы 20 старших разр дов регистра 1 делимого, выходы 21 разр дов регистра 2 делител , выходы 22 старших разр дов регистра 2 делител , выход 23 старшего разр да блока 4 делени  усеченных чисел, выходы 24 младших разр дов блока 4 делени  усеченных чисел, выходы 25 второго узла 5 коррекции частного, выходы 26 первой и 27 второй групп блока 7 умножени , выходы 28 разности и 29 заема первого вычитател  8, выходы 30 второго вычитател  9, выходы 31 сумматора 10, выходы 32 коммутатора, выходы 33 первого узла 6 коррекции частного. Блок 4 делени  усеченных чисел содержит (фиг. 2) матрицу  чеек 34, вход 35 логического нул , вход 36 логической единицы.

Ячейка 34 содержит элемент сложени  по модулю два и одноразр дный двоичный сумматор.

Второй узел 5 коррекции частного содержит группу из К двухвходовых элементов ИЛИ.

Первый узел 6 коррекции частного содержит К-разр дный двоичный сумматор 37.

Блок 12 управлени  содержит счетчик и пам ть микрокоманд.

Рассмотрим функциональное назначение и реализацию основных узлов и блоков устройства дл  делени .

Регистры 1, 2 делимого и делител , соответственно , предназначены дл  временного хранени  двоичных кодов делимого (остатков) и делител . Регистр 1 делимого

(п+1)-разр дный из которых один разр д расположен слева от зап той и п-разр дов - справа от зап той. Регистр 2 делител  содержит n-разр дов, которые все расположены справа от зап той. В начале делени  в эти регистры загружаютс  двоичные коды делимого и делител  (делимое загружаетс  в п младших разр дов регистра 1), которые  вл ютс  правильными положительными

0 дроб ми. Регистры могут быть реализованы на основе двухтактных синхронных DV- триггеров. Запись информации в регистры производитс  по синхроимпульсу при наличии разрешающего потенциала на их V-BXO5 дах. V-входы всех триггеров регистра 1 делимого объединены и подключены к выходу 16, в V-входы всех триггеров регистра 2 делител  - к выходу 17 блока 12 управлени . Регистр 3 частного предназначен дл 

0 хранени  частного и реализован в виде регистра с возможностью однотактного сдвига на К-разр дов в сторону старших разр дов. Входы К его младших разр дов соединены с выходами 33 первого узла 6

5 коррекции частного. Он может быть построен на основе двухтактных синхронных D- триггеров, причем, выход 1-го триггера (1 1,

2, 3(f - К), где I- разр дность частного

(соединен с информационным входом (i +

0 К)-го триггера. Запись информации в регистр 3 производитс  по синхроимпульсу, поступающему с входа 14 синхронизации устройства.

Блок 4 делени  усеченных чисел пред5 назначен дл  получени  (К + 1)-разр дного частного от делени  старших (К + 2) разр дов делимого, поступающих с выходов 20 регистра 1 и дополненных К единицами со стороны младших разр дов, и старших (К +

0 2) разр дов делител , поступающих с выходов 22 регистра делител . Блок 4 может быть построен самыми различными способами . При больших значени х К более предпочтительным  вл етс  построение блока 4

5 в виде быстродействующего однотактного матричного делител , использующего алгоритмы с восстановлением или без восстановлени  остатков и все известные средства ускоренной реализации этих алго0 ритмов. На фиг. 2 дл  К 4 изображен конкретный вариант реализации блока 4 в виде однотактного матричного делител , представленного итеративной сетью.

На первый р д  чеек 34 поступгют no(Kv

5 + 2) старших разр дов делимого и делител  с выходов 20, 22. На входе разр дов делимого самых младших  чеек 34 (см. фиг. 2, 3) с второго по п тый р д матрицы поступает значение логической единицы с входа 36. Этим самым значение (К+ 2) старших разр дов делимого со с гороны младших разр дов расшир етс  единицами до (2К + 2)-разр д- ного значени .

Получаемое на выходах блока 4 частное отделени  (К + 2) старших разр дов делимо- го, расширенных со стороны младших разр дов единицами до (2К + 2) разр дов, на (К+ 2) старших разр дов делител , либо равно истинному К-разр дному частному, либо больше его на единицу младшего разр да. В последнем случае возможно по вление (К + 1)-го разр да в частном, что учитываетс  в конструкции блока 4, состо щем из (К + 1) р дов  чеек 34.

При малых значени х К блок 4 делени  усеченных чисел может быть разработан по соответствующей таблице истинности либо в виде быстродействующего шифратора, либо в виде быстрой поисковой таблицы, реализованной на ПЗУ, причем, в этом случае, целесообразна совместна  реализаци  блока 4 и второго узла 5 коррекции частного.

Второй узел 5 коррекции частного предназначен дл  предварительной коррекции значени  цифр частного, формируемого на выходах 23, 24 блока 4 делени ,

Первый узел 6 коррекции частного предназначен дл  окончательной коррекции частного, сформированного в текущем такте. Значение К-разр дного частного, по- ступающего с выходов 25 на информационные входы узла 6, в некоторых случа х может быть больше истинного значени  К- разр дного частного на единицу младшего разр да и, тогда в узле 6 осуществл етс  вычитание из К-разр дного частного значение единицы его младшего разр да. Управление работой первого узла 6 коррекции осуществл етс  по значению сигнала с выхода 18 знакового разр да второго вычита- тел  9. Так, при наличии на выходе 18 сигнала логической единицы в узле 6 осуществл етс  вычитание из К-разр дного частного единицы его младшего разр да, если же на выходе 18 присутствует сигнал логи- ческого нул , то информаци  через узел 6 передаетс  транзитом. Узел 6 может быть построен на основе сумматора (фиг. 3), к входам перовой группы которого подсоединены разр ды К-разр дного частного, а к входам второй группы - выход 18 знакового разр да второго вычитател  9.

С помощью первого 8 и второго 9 вычи- тателей, а также сумматора 10 в устройстве формируютс  два возможных значени  ос- татка, одно из которых записываетс  в качестве нового остатка через коммутатор 11 в регистр 1 делимого в зависимости от значени  К-разр дного частного на выходах 25 узла 5. Если данное К-разр дное частное

равно истинному К-разр дному частному, то в регистр 1 делимого в качестве нового остатка заноситс  значение остатка с выходов 30 второго вычитател  9, если данное К-разр дное частное больше, чем истинное К-разр дное частное на одну единицу его младшего разр да, то новый остаток формируетс  на выходах 31 сумматора 10.

Первый вычитатель 8 комбинационного типа и выполнение принципу вычитател  без распространени  заема. В вычитатег.с S осуществл етс  вычитание из содержимого регистра 1 делимого произведени , сформированного в двухр дном коде на выходах 26 и 27 блока 7 умножени . Результат вычитани  образуетс  на выходах 28 и 29, соответственно , разности и заема вычитател  8 в двухр дном коде.

Второй вычитатель 9 предназначен дл  вычитани  из значени  разности, сформированной на выходах 28, значени  заема, образованного на выходах 29 второго вычитател  9. Второй вычитатель 9 комбинационного типа с ускоренным распространением заема. Он можат быть заменен быстродействующим сумматором, если информацию,, поступающую на его вход вычитаемого, проинвертировать, а на вход переноса сумматора подать сигнал логической единицы.

Сумматор 10 предназначен дл  коррекции некоторого промежуточного значени  остатка, образуемого на выходах 30 второго вычитател  2, если на выходах 25 узла 5 получилось К-разр дное частное, большее истинного на единицу младшего разр да.

С помощью коммутатора 11 осуществл етс  передача на информационные входы регистра 1 информации стрех направлений в зависимости от управл ющего кода. Если управл ющий код равен 10 или 11 (перва  и втора  цифры обозначают значени  сигналов соответственно, на управл ющих входах 15 и 18 коммутатора), то информаци  через коммутатор 11 передаетс  с входа 13 данных устройства, Если же управл ющий код равен 00, то информаци  передаетс  через коммутатор с выходов 30 второго вычитател  9, а если 01 - то с выходов 31 сумматора 10. Коммутатор 11 может быть реализован на мультиплексорах.

Блок 12 управлени  координирует работу узлов и блоков устройства при выполнении в нем операции делени  двух чисел.

Устройство работает следующим образом .

В исходном состо нии счетчик Олока 12 обнулен, а на входе 13 данных устройства присутствуют значени  делимого и делител  (в устройстве предусмотрена иозможность приема исходных операндов последовательно - сначала, например, делимого, а потом - делител ).

При нулевом значении счетчика из пам ти микрокоманд блока 12 считываетс  перва  микрокоманда, обеспечивающа  единицы на выходах 15, 16, 17 блока. По первому синхроимпульсу через коммутатор 11 в регисто 1 заноситс  значение делимого , в регистр 2 заноситс  значение делител , в счетчик блока 12 устанавливаетс  1. Далее , в первом цикле делени  определ етс  (К + 1)-разр дное частное, формируемое на выходах 23 и 24 блока 4 делени  усеченных чисел, на входы которого поступают стар- шие (К + 2)-разр да делимого (один разр д слева от зап той, остальные - справа от зап той), причем, старшие разр ды делимого со стороны младших разр дов дополнены К единицами. Если истинное значение (К + 1)-разр дногочастного равно 011...1, то на выходах 23 и 24 блока 4 делени  усеченных чисел данное значение может стать равным 100,..0. Единица на выходе 23 вызовет коррекцию этого значени  в узле 5 до значени  11...1. Во всех детальных случа х К-разр д- ное частное с выходов 24 транзитом передаетс  на выходы 25 узла 5. В блоке 7 значение К-разр дного частного умножаетс  на значение делител  и полученное в двухр дном коде произведение вычитател  из значени  делимого на первом вычитателе 8. На втором вычитателе 9 двухр дный код полученного на выходах 28, 29 результата приводитс  к однор дному. Если получилс  отрицательный промежуточный результат, т. е. на выходе 18 знакового разр да второго вычитател  9 присутствует логическа  единица , то в узле 6 коррекции из значени  К-разр дного частного вычитаетс  единица его младшего разр да, а коммутатор 11 настраиваетс  на прием информации с выходов 31 сумматора 10. В сумматоре 10 к промежуточному результату прибавл етс  значение сдвинутого на (К-1) разр д вправо делител  и образуетс  новый остаток, который с выходов 31 сумматора 10 со сдвигом на К разр дов влево записываетс  з регистр 1 делимого. Если во втором вычитателе 9 формируетс  положительный результат, то он записываетс  со сдвигом на К разр дов влево в регистр 1 делимого в качестве нового остатка, т, к, коммутатор по значению логической единицы на выходе 18 настраиваетс  на передачу информации с выходов 30 первого вычитател  9. При этом, К-раз- р дное частное передаетс  транзитом через узел 6 коррекции. По первому синхроимпульсу на выходах 15-17 блока 12 управлени  устанавливаетс  код 010, разрешающий запись в регистр 1 . В конце первого цикла делени  по второму синхроимпульсу в регистр 1 записываетс  новый остаток, в регистр 3 записываютс  первые К разр дов частного, а счетчик блока 12 устанавливаетс  в состо ние 2.

Во втором и последующих циклах делени  устройство работает аналогично, как и в первом цикле (на выходах пам ти микрокоманд формируетс  тот же код 010). Число тактов Р равно тт + 1, где L- разр дность

частного, а К - количество разр дов частного , получаемых в одном цикле делени , После выполнени  Р тактов в регистре 3 частного будет содержатьс  1-разр дное частное .

Формула изобретени  Устройство дл  делени , содержащее регистры делимого, делител  и частного, блок делени  усеченных чисел, два узла коррекции , блок умножени , два вычитател , сумматор, коммутатор и блок управлени , причем вход данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами регистра делител , выходы которого соединены с входами первой группы сумматора и первой группы блока умножени , входы второй группы которого соединены с информационными входами первого и выходами второго узлов коррекции частного, выходы коммутатора соединены с информационными входами регистра делимого, выходы которого соединены с входами уменьшаемого первого вычитател , входы вычитаемого и заема которого соединены с выходами первой и второй групп соответственно блока умножени , выходы старших разр дов регистра делимого соединены с входами делимого блока делени  усеченных чисел, входы делител  которого соединены с выходами старших разр дов регистров делител , выходы старшего и младших разр дов блока делени  усеченных чисел соединены с управл ющими и информационными входами второго узла коррекции частного соответственно, управл ющий вход первого узла коррекции частного соединен с выходом знакового разр да второго вычитател , входы уменьшаемого и вычитаемого которого соединены с выходами разности и заема первого вычитател , выходы второго вычитател  соединены с входами вторых групп коммутатора и сумматора, выходы первого узла коррекции частного соединены с информационными входами регистра частного, синхровход которого соединен с входом синхронизации устройства и с синхровходами регистров делимого и делител  и блока управле-ь. , первый, второй и третий выходы которого соединены с первым управл ющим входом коммутатора, входами разрешени  записи регистров делимого и делител  соответственно, выходы суммато35 УI

36 У..У-.. У- X ,

1± Л ± лТ± 34 ± 34 ± J4 ± М

ггп

41

ра соединены с входами третьей группы коммутатора, отличающеес  тем, что, с целью повышени  быстродействи  устройства , второй управл ющий вход коммутатора соединен с выходом знакового разр да второго вычитател .

.гг

-го

,jff

Фиг. Z.

JJ

37

i

Claims (1)

1. Формула изобретения

   Устройство для деления, содержащее регистры делимого, делителя и частного, блок деления усеченных чисел, два узла коррекции, блок умножения, два вычитателя, сумматор, коммутатор и блок управления, причем вход данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами регистра делителя, выходы которого соединены с входами первой группы сумматора и первой группы блока умножения, входы второй группы которого соединены с информационными входами первого и выходами второго узлов коррекции частного, выходы коммутатора соединены с информационными входами регистра делимого, выходы которого соединены с входамиуменьшаемого первого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и второй групп соответственно блока умножения, выходы старших разрядов регистра делимого соединены с входами делимого блока деления усеченных чисел, входы делителя которого соединены с выходами старших разрядов регистров делителя, выходы старшего и младших разрядов блока деления усеченных чисел соединены с управляющими и информационными входами второго узла коррекций частного соответственно, управляющий вход первого узла коррекции частного соединен с выходом знакового разряда второго вычитателя, входы уменьшаемого и вычитаемого которого соединены с выходами разности и заема первого вычитателя, выходы второго вычитателя соединены с входами вторых групп коммутатора и сумматора, выходы первого узла коррекции частного соединены с информационными входами регистра частного, синхровход которого соединен с входом синхронизации устройства и с синх9 ровходами регистров делимого и делителя и блока управле-ь.я, первый, второй и третий выходы которого соединены с первым управляющим входом коммутатора, входами разрешения записи регистров делимого и 5 делителя соответственно, выходы сумматора соединены с входами третьей группы коммутатора, отличающееся тем, что, с целью повышения быстродействия устройства, второй управляющий вход коммутатора соединен с выходом знакового разряда второго вычитателя.

   \ V <г. ^гз ; f ' f

   J4 дт? и 7¾ □ Ь ПТ?

   ?---~ г* !\ А _л <