SU1249551A1 - Устройство дл делени - Google Patents
Устройство дл делени Download PDFInfo
- Publication number
- SU1249551A1 SU1249551A1 SU843800673A SU3800673A SU1249551A1 SU 1249551 A1 SU1249551 A1 SU 1249551A1 SU 843800673 A SU843800673 A SU 843800673A SU 3800673 A SU3800673 A SU 3800673A SU 1249551 A1 SU1249551 A1 SU 1249551A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- divider
- register
- dividend
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть применено в быстродействующих арифметических устройствах дл выполнени операции делени чисел. Целью изобретени вл етс повьппение быстро- действи устройства за счет сокращени длительности такта формировани К цифр частного и остатка (2((4 4 /2-разр дность делимого и делител ) . Устройство содержит регистры делимого и делител , сумматор частного , сумматор принудительного округлени делител , блок делени усеченных чисел, блок умножени , два вычи- тател , коммутатор и блок управлени , причем информационные входы первой группы коммутатора соединены с входами делимого устройства, информационные входывторой группыкоммутатора -; с выходами первого вычитател , выходы коммутатора - с информационньтми входами регистра делимого, информационные входы регистра делител - с входами делител устройства, выходы старших разр дов регистра делител - с входами сумматора принудительного округлени делител , выходы которого соединены с входами делител блока делени усеченных чисел,входы делимого которого соединены с выходами старших разр дов регистра делимого, выходы блока делени усеченных чисел соеди- нень с информационными входами младших разр дов сумматора частного и с входами первой группы блока умножени , входы второй группы которого соединены с выходами разр дов регистра делител , входы уменьшаемого второго вычитател соединены с выходами разр дов регистра делимого, а его входы вычитаемого и займа - с выходами первой и второй групп блока . . умножени соответственно, выходы разности и займа второго вычитател - с входами уменьшаемого и вычитаемого первого вычитател соответственно. Цель достигнута за счет введени в устройство второго вычитател , выполненного как вычитатель с запоминанием займа, причем входы уменьшаемого второго вычитател соединены с выходами разр дов регистра делимого, а его входы вычитаемого и займа - с выходами первой и второй групп блока умножени соответственно, выходы разности и займа второго вычитател - с входами уменьшаемого и вычитаемого первого вычитател соответственно. 6 ил. (Л
Description
f
Изобретение относитс к вычислительной технике и может быть применено в быстродействующих арифметиче ких устройствах дл выполнени операции делени чисел.
Целью изобретени вл етс повышение быстродействи устройства.
На фиг. 1 приведена структурна схема предлагаемого устройства; на фиг. 2 - функциональна схема сумматора частного; на фиг. 3 - функциональна схема второго вычитател ; на фиг. 4 - вариант реализации блок управлени ; на фиг. 5 - граф-схема алгоритма работы блока управлени ; на фиг. 6 - временна диаграмма работы блока управлени .
Устройство содержит регистр 1 делимого , регистр 2 делител , суммато 3 частного, сумматор 4 принудительного округлени делител , блок 5 делени усеченных чисел, блок 6 умн
1п v j младших 5 делени усеченных
жени , первьш вычитатель 7, второй вычитатель 8, коммутатор 9, блок 10 управлени , входы 11 делимого, входы 12 делител , вход 13 синхронизации, вход 14 логической 1, выходы 15 частного, выходы 16 разр дов регистр 1 делимого, выходы 17 старших дов регистра 1. делимого, выходы 18 разр дов регистра 2 делител , выходы 19 старших разр дов регистра делител , выходы 20 блока 5 делени усеченных чисел, выход 20f старшего разр да блока 5 делени усеченных чисел, выходы 20, (к - 1) разр дов блока чисел, выходы 21 первой группы блока 6 умножени , выходы 22 второй группы блока 6 умножени , выходы 23 разности второго вычитател 8, выходы 24 заема второго вычитател 8, ВЫХОДЫ 25 первого вычитател 7, выходы 26 коммутатора 9,выходы 27 сумматора 4 принудительного округлени делител , первый, второй, третий, четвертый, п тый и шестой выходы 28-33 бдока 10 управлени , седьмой выход 34 блока 10 управлени (выход сигнализации окончани делени ) , регистр 35, сумматор 36, одноразр дные двоичные вычитатели 37 -37 , счетчик 38, пам ть 39 Микрокоманд.
Информационные входы первой груп ты коммутатора 9 соединены с входа- iviH 11 делимого устройства, информационные входы второй группы комму
татора 9 соединены с выходами 25 пе рвого вычитател 7, выходы 26 коммутатора 9 соединены с информацион ными входами регистра 1 делимого, информационные входы регистра 2 делител соединены с входами 12 делител устройства, выходы 19 старших разр дов регистра 2 делител соединены с входами сумматора 4 принудительного округлени делител , вход переноса которого соединен с входом 14 логической 1 устройства, выходы 27 сумматора 4 принудительного округлени делител соединены с входами
5 делител блока 5 делени усеченных чисел, входы делимого которого соединены с выходами 17 старших разр дов регистра 1 делимого, выходы 20 блока 5 делени усеченных чисел соединены
0 с информационньми входами младших разр дов сумматора 3 частного и с входами первой группы блока 6 умножени , входы второй группы которого соединены с выходами 18 разр дов
5 регистра 2 делител , входы уменьшаемого второго вычитател 8 соединены с выходами 16 разр дов регистра 1 делимого, а его входы вычитаемого и займа соединены с выходами 21 и 22
0 первой и второй групп блока 6 умножени соответственно, выходы 23 и 24 разности и займа второго вычитател 8 соединены с входами уменьшаемого и вычитаемого первого вычитател 7
5 соответственно, синхровходы регистров 1 и 2 делимого и делител , сумматора 3 частного и блока 10 управлени соединены с входом 13 синхронизации устройства, первьй и второй выходы
0 28 и 29 блока управлени соединены с первы1 и вторым управл ющими входами коммутатора 9 соответственно, третий и четвертый выходы 30 и 31 блока 10 управлени соединены с
5 входами разрешени записи регистров 1 и 2 делимого и делител соответственно , п тый и шестой выходы 32 и 33 .блока 10 управлени соединены с входами установки в О и разрешени записи сумматора 3 частного соответственно , седьмой выход 34 блока 10 , управлени вл етс выходом сигнализации окончани делени , выходы сумматора 3 частного вл ютс выходами 15 частного устройства .
Рассмотрим функциональное назначение и реализацию основных узлов
0
5
и блоков предлагаемого устройства дл делени .
Регистры 1 и 2 делимого и делител соответственно предназначены дл временного хранени двоичных кодов делимого (остатков) и делител Регистр 1 делимого (п + 1)-разр дный из которых один разр д расположен слева от зап той и И разр дов справа от зап той. Регистр 2 делител содержит и разр дов, которые все расположены справа от зап той. В первом такте делени в эти регистры загружаютс двоичные коды делимого и делител , которые вл ютс правиль- ными положительными дроб ми. Регистры реализованы на основе двухтактных синхронных DV-триггеров. Запись информации в регистры производитс по синхроимпульсу при наличии разрешающего потенциала на их V-входах.
Сумматор 3 частного предназначен дл хранени частного, он также участвует при выполнении операции делени в процессе формировани пра вильного значени частного. После завершени делени образованное в нем частное поступает на выходы 15 частного устройства. Сумматор 3 частного содержит (фиг. 2) регистр 35 и комбинационньй двоичный сумматор 36 с ускоренным распространением пере- носа. Регистр 35 реализован на двухтактных синхронных DV-триггерах с возможностью их обнулени . В первом такте делени сумматор 3 обнул етс путем подачи с входа 14 устройства импульса на синхровход регистра 35 и разрешающего потенциала с п того выхода 32 блока 10 управлени на вход резрешени установки в О регистра 35. Во всех других тактах работы устройства в сумматоре 3 осуществл етс прибавление к значению младшего разр да содержимого регистра 35, которое подаетс на входы сумматора 36 со сдвигом влево (в сторону старших разр дов) на (к-1) разр дов , значени старшего разр да к цифр частного, сформированных на выходах 20 блока 5 делени усеченных чисел. Это значение старшего разр да поступает на -вход переноса комбинационного сумматора 36 по выходу 20.. Получившийс на выходах
Т
комбинационного сумматора 36 результат записываетс без сдвига в соответствующие старшие разр ды регист10
15
495514
,ра 35. В ( к-1) младших разр дов регистра 35 с выходов 20j записьшаютс (к-1) младших разр дов к цифр частного, сформированных на выходах 5 20 блока 5 делени усеченных чисел. Запись информации в регистр 35 производитс по синхроимпульсу при наличии разрешающего потенциала на его , входе разрешени записи, который подключен к шестому выходу 33 блока 10 управлени .
5
5
Сумматор 4 принудительного округлени делител и блок 5 делени усеченных (малоразр дных) чисел непосредственно участвуют в формировании очередных к двоичных цифр частного с точностью до единицы их младшего разр да. Сумматор 4 и блок 5 делени 0 усеченных чисел вл ютс комбинационными схемами. В сумматоре 4 осуществл етс принудительное округление делител путем прибавлени к значению старших разр дов делител , поступаклдих на входы сумматора 4 с выходов 19 регистра 2, через вход 14 устройства единицы в их младший разр д . На выходах 27 сумматора 4 образуетс значение старших разр дов делител , увеличенное на единицу. Этим самьгм устран етс возможность получени на выходах 20 блока 5 делени усеченных чисел, в котором производитс деление значени старших разр дов делимого на значение принудительно округленных старших разр дов делител , частного-с избытком. Старшие разр ды делимого поступают на входы делимого блока 5 с выходов 17 старших разр дов регистра 1 делимого , а принудительно округленные старшие разр ды делител подаютс на входы делител блока 5 с выходами 27 сумматора 4.
0
5
0
При малых значени х К блок 5 делени усеченных чисел может быть разработан по соответствующей таблице истинности либо в виде быстродействующего логического шифратора, либо
в виде быстрой поисковой таблицы, реализованной на ПЗУ. При больших же значени х К целесообразна реализаци блока 5 в виде быстродействующей од- нотактной метричной схемы делени ,
использующей алгоритм с восстановлением или без восстановлени остатков и все известные средства ускоренной реализации этих алгоритмов. Возможны .
и другие варианты реализации блока 5 делени усеченных чисел.
Число старших разр дов операндов , обрабатываемых в блоке 5 делени усеченных чисел, определ етс в зави- симости от диапазона значений, дели- мого и делител . Пусть делимое х и делитель у - есть нормализованные положительные двоичные дроби, т.е. 1/2 х-С 1 и 1/2 у - 1 . ЭФо справед- ливо только на первом шаге делени . В дальнейшем, когда в роли делимого выступают промежуточные остатки, возможно нарушение нормализации делимого как влево, так и вправо. В общем случае делимое в предлагаемом устройстве может измен тьс в пределах О 4- X 2.у. При прин тых допущени х дл получени на выходах 20 блока 5 делени усеченных чисел К двоичных цифр частного с точностью до единицы их младшего разр да достаточно обрабатывать (к - 2) старших разр дов делимого у один разр д слева от зап той и (к + 1) разр д справа от зап той и (к + 2) старших разр дов делител у (все разр ды наход тс справа от зап той).
Пусть х значение старших (к+2) разр дов делимого У,1 значение старших (к+2) разр дов делител у ;
- л Уг У У Максимальна абсолютна погрешность (разность между значением частного, получаемьм при делении И -разр дных чисел, и значением частного, получаемым при делении усеченных (к+2)-разр дных чисел) при этом заключена в пределах
п / f - „Ъ / 9-(к-1)
О i - У 9..2-
Вьтолнение левого услови очевид- tiOf поэтому ограничимс лишь доказательством неравенства
-(K-f)
л
2
у ) которое можно переписать в виде
)- X, у (i,+2--)
Х(
-С + г) .;-(14-1) / .о(гК
Максимальна абсолютна погрешность будет в том случае, когда yj О, т.е. а j,; х, ,
2 -2- X 2 М - 2
., -mdx y
- j 10 м is 20 25
12495516
С учетом этого получим
..., ,(«.
ИЛИ
(2у,-2-) +(2- V -2 У у,( у,+2- - ).
Последнее неравенство выполн етс , если справедливо следующее
2, + , . . У/У,+ ) или, что
(.,, + ).
Последнее соотношение выполн етс при всех значени х делител у , заключенных в пределах у tl. I Следовательно 5 значение к-разр д- ного частного, получаемого на выходаХ| 20 блока 5 при делении в нем (к+2)- разр дных чисел, может быть либо равно значению старших К разр дов частного, получаемого при делении и-разр дных чисел, либо меньше его
на единицу младшего разр да с весом
2-{к-1(
В блоке 6 осуществл етс перемножение к-разр дного частного,сформи- рованн ого на выходах 20 блока 5 и поступающего, на первую группу входов блока 6 умножени , и и-разр дного делител , хранимого в регистре 2 и поступающего на вторую группу входов блока 6 с выходов 18 разр дов регистра 2. На выходах 21 и 22 первой и второй групп блока 6 образуетс произведение в двухр дном коде (в виде двух чисел) . Биггок 6 умножени -комбинационного типа может быть реализован в виде совокупности из п/к К-разр дных двоичных умножителей.
С помощью первого вычитател 7 производитс вычитание из значени разности, сформированной на выходах 23 второго вычитател 8, значени заема, образованного на выходах 24 второго вычитател 8. Первьш вычи- татель 7 комбинационного типа с ускоренным распространением займа. Он может быть заменен быстродействующим сумматором, если информацию, поступающую на его вход вычитаемого, про7
инвертировать, а на вход переноса сумматора подать сигнал логической 1.
Второй вычитатель 8 комбинацион- ного типа выполнен по принципу запоминани заема. Он содержит (фиг. 3) одноразр дные двоичные вычитатели 37, -37j , где через Д , 6 , С обозначены входы уменьшаемого, вычитаемого и заёма соответственно. В вычи- тателе 8 осуществл етс вычитание из содержимого регистра 1 делимого произведени , сформированного на выхода 21 и 22 блока 6 умножени в двухр дном коде. Результат вычитани образуетс на выходах 23 и 24 разности и займа вычитател 8 в двухр дном коде
С помощью коммутатора 9 осуществл етс передача на информационные входы регистра 1 делимого с входов 11 устройства, когда на первом выходе 28 блока 10 управлени формируетс сигнал логической 1, либо остатка, образованного на выходах 25 первого вычитател 7, когда на вто- ром выходе 29 блока tO управлени формируетс сигнал логической 1. Коммутатор 9 может быть реализован на элементах 2И-2Ш1И.
Блок 10 управлени координирует работу узлов и блоков устройства при выполнении на нем операции делени двух чисел. Как и в известном устройстве он может быть реализован самыми различными методами и средО
ствами. На фиг. 4 в качестве примера приведена реализаци блока 10 управлени на основе счетчика 38 и пам ти 39 микрокоманд. Счетчик 38 накапливающего типа предназначен дл естественной адресации микрокоманд. Вход счета счетчика соединен с входом 13 синхронизации устройства. В качестве пам ти 39 микрокоманд может быть применена; быстродействующа посто нна пам ть емкостью С 7, где f - число тактов работы устройства. В самом начале работы устройства счетчик 38 устанайливаетс в некоторое исходное состо ние, например сбрасываетс (нафиг.4цепь установки счетчика 38 в исходное состо ние не показана).
Граф-схема (фиг. 5) алгоритма работы блока 10 управлени содержит вершины начала и окончани работы блока 10 по реализации в устройстве операции делени , а также (т+1)
495518
операторную вершину. Во врем вьшол- нени первой операторной вершины в устройстве производитс загрузка ис- Ходных операндов в регистры 1 и 2
5 делимого и делител , а также обнуление сумматора 3 частного. Далее в устройстве выполн етс г однотипных вершин, в течение каждой из которых формируетс К двоичных цифр част 0 ного. На фиг. 5 йрин ты следующие обозначени управл ющих сигналов (они соответствуют прин тым ранее обозначени м выходов блока 10 управлени ) ;
5 у28 - управл ющий сигнал, под действием которого на выходы 26 коммутатора 9 передаетс значение делимого с входов 11 устройства;
у29 - управл ющий сигнал, под
20 действием которого на выходы 26 коммутатора 9 передаетс значение разности с выходов 25 первого вычитател 7;
У 30 и у 31 - управл ющие сигналы,
5 разрешающие запись информации в регистры 1 и-2 соответственно;
У 32 - управл ющий сигнал, разрешающий еброс сумматора 3 частного в
0 л 33 - управл ющий сигнал, разрешающий запись информации в сумматор 3 частного;
у 34 - управл ющий сигнал, сообщающем об окончании операции;
5 m - число тактов, в течение которых формируетс Нт(к-1) + 1 разр дное частное в сумматоре 3.
Устройство дл делени работает следующим образом.
Пусть на входы 11 и 12 устройства уже поступили N-разр дные двоичные коды делимого X и делител j (здесь предполагаетс , что делимое и делитель правильные положительные дро-,
5 би), а счетчик 38 блока 10 управлени установлен в исходное нулевое состо ние. По содержимому счетчика 38, которое служит адресом обращени к пам ти 39 блока 10 управлени , из
0 пам ти 39 считьшаетс следующий двоичный код первой микрокоманды МК1 1011100. Старший разр д этого кода формируетс на первом выходе 28 блока 10, а младший разр д образуетс на
седьмом выходе 34 блока 10 управлени . Под действием кода МК1 коммутатор 9 пропускает на информационные входы регистра 1 делимое X с входов
91
11 устройства, регистры 1 и 2 подготовлены к приему информации, так как на их входах разрешени записи присутствуют потенциалы логической 1, а сумматор 3 частного настроен йа обнуление. С приходом первого импульса на вход 13 синхронизации устройства производитс запись двоичных кодов делимого X и делител у в регистры соответственно 1 и 2, а также обнуление сумматора 3 частного и установка счетчика 38 блока 10 управлени в состо ние 1. С момента окончани действи первого импульса на входе 13 синхронизации устройства заканчиваетс подготовительный этап и начинаетс собственно деление, в процессе которого в течение t тактов формируетс т-(к-1)+1 двоичных цифр частного.
В некоторых случа х можег оказатьс целесообразньгм подготовитель- ньй этап организовать двзосш 1говым, причем на его первом шаге осуп1ествл ют запись только делител iJ в регистр 2, а на втором шаге производ т запись делимого в регистр 1 и обнул ют сумматор 3 частного. Этим самым обеспечиваетс меньша длит ель ность такта работы устройства, так как временна задержка сумматора 4 принудительного округлени делител не вли ет в этом случае на временный цикл работы устройства, В тех же случа х, когда операнды не могут быть загружены в регистры 1 и 2 одновременно (например, при последовательной их выборке из пам ти), необходимо всегда производить в первую очередь запись делител , а потом делимого.
В первом такте собственно делени по значению старших разр дов делимого ; и делител у на выходах 20 блока 5 делени усеченных чисел формируютс наиболее старшие k двоичных цифр z частного z, которые далее поступают на информационные входы 1«1падших разр дов сумматора 3. На выходах 21 и 22 блока 6 умножени образуютс в двухр дном коде произведение уz , а с помощью первого и вто , рого вычитателей 7 и 8 формируетс разность x-yz , котора в дальнейшем служит первым остатком и подаетс на входы второй группы коммутатора 9 со сдвигом на (к-1)разр дов влево (в сторону старших разр дов). Одно
4955Г10
временно с этим из пам ти 39 блока 10 считываетс код второй- микрокоманды Ж2 0110010. С приходом второго импульса на вход 13 устройства в 5 регистр 1 делимого записываетс сформированный на выходах 25 первого вычитател 7 первый остаток, в млад- шие разр ды сумматора 3 частного занос тс К старших цифр частного, а 10 счетчик 38 блока 10 управлени устанавливаетс в состо ние 2.
Аналогичным образом устройство работает и .в других тактах. В каждом. такте старша цифра из К очередных цифр Частного, образованных на,выходах 20 блока 5 и поступающих на информационные входы младших разр дов сумматора 3 частного, подсумми- руетс к младшему разр ду содержимого сумматора 3, сдвинутому на (к-1) разр дов в сторону его старших разр дов. После выполнени последнего fn гго такта на седьмом выходе 34 блока 10
5
20
управлени по вл етс потенциал логической 1, сигнализирующий об окончании операции делени .
Claims (1)
- Формула изобретениУстройство дл делени , содержащее регистры делимого и делител , сумматор частного, сумматор принуди- . тельного округлени делител , блок делени усеченных чисел, блок умножени , первьй .вычитатель, коммутатор и блок управлени , причем информационные входы первой группы коммутатора соединены с входами делимого устройства, информационные входы второй группы коммутатора соединены с выходами первого вычитател , вькоды коммутатора соединены с информационными входами регистра делимого, информационные входы регистра делителсоединены с входами делител устройства , выходы старших разр дов регистра делител соединены с входами сумматора принудительного округлени делител , вход переноса которого соединен с входом логической 1 устройства , выходы сумматора принудительного округлени делител соединены с входами делител блока делени усеченных чисел, входы делимого которогосоединены с выходами старших разр дов регистра делимого, выходы блока делени усеченных чисел соединены с информационными входами младших раз11р дов сумматора частного и с входами первой группы блока умножени , входы второй группы которого соединены с выходами разр дов регистра делител , синхровходы регистров делимого и делител ,сумматора частного и блока управлени соединены с. входом синхронизации устройства, первый и второй выходы блока управлени соединены с первым и вторым управл ющими входами коммутатора соответственно, третий и четвертьй выходы,блока управлени соединены с входами разрешени записи регистров делимого и делител соответственно, п тый и шестой выходы блока управлени сое- динены с входами установки в О и разрешени записи сумматора частногоФи.149551 12соответственно, седьмой выход блока управлени вл етс выходом сигнализации окончани делени , выходы ре-. гистра частного вл ютс вькодами5 частного устройства, отличающеес тем, что, с целью повышени быстродействи , оно содержит второй вычитатель, выполненный как вычитатель с запоминанием займа,О причем входы уменьшаемого второго вычитател соединены с выходами разр дов .регистра делимого, а его входы вычитаемого и займа соединены с выходами первой и второй групп блокаt5 умножени соответственно,выходы разности и займа второговычитател соединены с входами уменьшаемого и вычитаемого первоговычитател соответственно.(ре/г.128 19 JO J/ J/ 7J 3сриг.Редактор Л. ГратиллоФиг. 6Составитель A. Клюев Техред В.КадарЗаказ 4327/51Тираж 671ВНЙИПИ Государственного комитета. СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб. , д. 4/5Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Корректор М, ШарошиПодписное
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843800673A SU1249551A1 (ru) | 1984-09-15 | 1984-09-15 | Устройство дл делени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843800673A SU1249551A1 (ru) | 1984-09-15 | 1984-09-15 | Устройство дл делени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1249551A1 true SU1249551A1 (ru) | 1986-08-07 |
Family
ID=21142279
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843800673A SU1249551A1 (ru) | 1984-09-15 | 1984-09-15 | Устройство дл делени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1249551A1 (ru) |
-
1984
- 1984-09-15 SU SU843800673A patent/SU1249551A1/ru active
Non-Patent Citations (1)
Title |
---|
Карцев М.А. Арифметика цифровых машин. М.: Наука, 1969, с. 494, рис. 5-1 . Патент US № 3234367, кл..235-156, опублик. 1966. Авторское свидетельство СССР № 802962, кл. G 06 F 7/52, 1978. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4381550A (en) | High speed dividing circuit | |
SU1249551A1 (ru) | Устройство дл делени | |
SU1425657A1 (ru) | Устройство дл делени | |
SU1520510A1 (ru) | Устройство дл делени | |
SU1357947A1 (ru) | Устройство дл делени | |
SU1282117A1 (ru) | Устройство дл делени | |
SU1667060A1 (ru) | Устройство дл делени | |
SU1709301A1 (ru) | Устройство дл делени | |
SU1104508A1 (ru) | Делительное устройство | |
RU1783521C (ru) | Устройство дл делени | |
SU1478212A1 (ru) | Устройство дл делени | |
SU1417010A1 (ru) | Устройство дл делени чисел | |
SU1619255A1 (ru) | Устройство дл делени | |
SU1735844A1 (ru) | Устройство дл делени чисел | |
SU1119006A1 (ru) | Устройство дл делени чисел | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
SU1357946A1 (ru) | Устройство дл делени | |
SU1429110A1 (ru) | Устройство дл делени | |
SU1265763A1 (ru) | Устройство дл делени | |
SU1767497A1 (ru) | Устройство дл делени | |
SU1728862A1 (ru) | Устройство дл делени | |
RU2018934C1 (ru) | Устройство для деления | |
SU1241231A1 (ru) | Устройство дл вычислени обратной величины | |
SU1686437A1 (ru) | Конвейерное устройство дл вычислени сумм произведений | |
SU734669A1 (ru) | Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные |