RU1783521C - Устройство дл делени - Google Patents

Устройство дл делени

Info

Publication number
RU1783521C
RU1783521C SU904888980A SU4888980A RU1783521C RU 1783521 C RU1783521 C RU 1783521C SU 904888980 A SU904888980 A SU 904888980A SU 4888980 A SU4888980 A SU 4888980A RU 1783521 C RU1783521 C RU 1783521C
Authority
RU
Russia
Prior art keywords
outputs
inputs
correction
register
unit
Prior art date
Application number
SU904888980A
Other languages
English (en)
Inventor
Андрей Антонович Жалковский
Александр Антонович Шостак
Леонард Орестович Шпаков
Original Assignee
Научно-исследовательский институт электронных вычислительных машин
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Научно-исследовательский институт электронных вычислительных машин filed Critical Научно-исследовательский институт электронных вычислительных машин
Priority to SU904888980A priority Critical patent/RU1783521C/ru
Application granted granted Critical
Publication of RU1783521C publication Critical patent/RU1783521C/ru

Links

Landscapes

  • Error Detection And Correction (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах дл  выполнени  операции делени  чисел. Цель изобретени  - повышение быстродействи  устройства за счет сокращени  длительности такта формировани  k цифр частного путем устранени  времени коррекции промежуточного остатка. Устройство содержит регистры 1-3 делимого, делител  и частного, блок 4 делени  усеченных чисел, узел 6 коррекции частного, блок 5 умножени , первый узел 8i вычитани , коммутатор 10, блок 11 управлени  и нововведенные узел 9 анализа, s узлов 82-85 вычитани  и s узлов коррекции делимого (где s 1, 2, 3....). 5 ил. 2 табл.

Description

Изобретение относитс  к вь числитель- нрй технике и может быть применено в быстродействующих арифметических устройствах дл  выполнени  операции делени  чисел.
Известно устройство дл  делени , формирующее в каждом такте k цифр частного и содержащее регистрь делимого, делител  и частного, блок делени  усечен ных чисел, два узла коррекции частного, блок умножени , два вычитател , сумматор-Бычитатель, коммутатор и блок управлени .
Быстродействие этого устройства недостаточно высокое из-за относительно большой длительности тэкта, св занной с большим временем задержки на Злоке делени  усеченных чисел и наличном времени коррекции промежуточного остатка.
Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  делени , формирующее в каждом такте k цифр частного и содержащее регистры делимого , делител  и частного, блок делени  усеченных чисел, узел коррекции частного, блок умножени , узел вычитани , два сум- матора-вычитател , коммутатор и блок управлени , причем вход данных устройства соединен с информационными входами первой группы коммутатора и информационными входами регистра делитеп , выходы которого соединены с входами первой группы блока умножени , входы второй группы которого соединены с выходами блока деле ни  усеченных чисел и входами первой груп- пы узла коррекции частного, выходы которого соединены с информационными входами регистра частного, синхровход которого соединен с входом синхронизации устройства и синхровходами регистров делимого и делител  и блока управлени , первый , второй и третий выходы которого соединены с управл ющим входом коммутатора , входом разрешени  за писи регистра делимого и входом разрешени  записи ррсл
с
х|
со со ел го
гистра делител  соответственно, выходы старших разр дов регистра делимого соединены с входами делимого блока делени  усеченных чисел, входы делител  которого соединены с выходами старших разр дов регистра делител , выходы узла вычитани  соединены с входами второй группы коммутатора , выходы которого соединены с ин- формационными входами регистра делимого, выходы которого соединены с входами уменьшаемого узла вычитани , входы вычитаемого и заема которого соединены с выходами соответственно первой и второй групп блока умножени , входы первой группы которого соединены с первыми информационными входами первого и второго сумматоров-вычитателей, вторые информационные входы которых соединены с входами второй группы коммутатора, входы третьей и четвертой групп которого соединены с выходами первого и второго сумматоров-вычитателей соответственно, выход знакового разр да узла вычитани  соединен с управл ющими входами первого vt второго сумматороа-вычмтателей и с первым входом блока управлени , второй и третий входы которого соединены с выходами знакового разр да первого и второго сумматоров-вычитателей соответственно, входы второй группы узла коррекции частного соединены с входами блока умножени .
Хот  быстродействие этого устройства несколько выше по сравнению с предыдущим , поскольку меньше врем  задержки на блоке делени  усеченных чисел, но и оно недостаточно высокое из-за относительно большой длительности такта, св занной с наличием времени коррекции промежуточного остатка.
Цель изобретени  - повышение быстродействи  устройства за счет сокращени  длительности такта путем устранени  времени коррекции промежуточного остатка.
Поставленна  цель достигаетс  тем, что в устройство дл  делени , содержащее ре- тистры делимого, делител  и частного, блок делени  усеченных чисел, узел коррекции частного, блок умножени , первый узел вычитани , коммутатор и блок управлени , v причем вход данных устройства соединен с информационными входами первой группы коммутатора и информационными входами регистра делител , выходы которого соединены с входами первой группы блока умножени , входы второй группы которого соединены с выходами блока делени  усеченных чисел и вх9Дами первой группы узла коррекции частного, выходы которого соединены с информационными входами регистра частного, синхровход которого
соединен с входом синхронизации устройства и синхровходами регистров делимого и делител  и блока управлени , первый, второй и третий выходы которого соединены с
первым управл ющим входом коммутатора, входом разрешени  записи регистра делимого и входом разрешени  записи регистра делител  соответственно, выходы старших разр дов регистра делимого соединены с
входами делимого блока делени  усеченных чисел, входы делител  которого соединены с выходами старших разр дов регистра делител , выходы первого узла вычитани  соединены с информационными входами
второй группы коммутатора, выходы которого соединены с информационными входами регистра делимого, выходы которого соединены с входами уменьшаемого первого узла вычитани , входы вычитаемого и заема которого соединены с выходами соответственно первой и второй групп умножени , дополнительно введены узел анализа , s узлов вычитани  и s узлов коррекции делимого (где s 1, 2, 3,...), первые входы
которых объединены между собой и соединены с входом уменьшаемого первого узла вычитани , входы вычитаемого которого соединены с входами вычитаемого узлов вычитани  с второго по (з+1)-й, входы заема
которых объединены между собой и соединены с входом заема первого узла вычитани , вторые входы узлов коррекции делимого объединены между собой и соеди- нены с входами первой группы блока умножени , выходы узлов вычитани  с второго по (з+1)-й соединены с информационными входами с третьего по (з+2)-ю группу коммутатора соответственно, выходы знакового разр да узлов вычитани  с первого по (s+1)и соединены с входами узпа анализа с первого по (з+1)й соответственно, первый и второй выходы которого соединены с вторым управл ющим входом коммутатора и входами второй группы узла коррекции частного соответственно.
Введение в устройство узла анализа, группы узлов вычитани  и группы узлов коррекции делител  с соответствующими св з ми позвол ет повысить быстродействие
устройства за счет сокращени  длительности такта формировани  k цифр частного.
На фиг. 1 приведена структурна  схема устройства дл  делени  при s 4; на фиг. 2 - /функциональна  схема узла анализа: на
фиг. 3 - функциональна  схема одного разр да коммутатора; на фиг. 4 - функциональна  схема узла коррекции частного при k 4; на фиг. & - функциональна  схема блока управлени .
Устройство дл  делени  (фиг. 1) содержит регистр 1 делимого, регистр 2 делител , регистр 3 частного, блок А делени  усеченных чисел, блок 5 умножени , узел 6 коррекции частного, узлы коррекции делимого, узлы 81-85 вычитани , узел 9 ана- лиза, коммутатор 10, блок 11 управлени , вход 12 данных устройства, вход 13 синхронизации устройства, первый 14, второй 15 и третий 16 выходы блока 11 управлени , первый 17 и второй 18 выходы узла 9 анализа, выходы 19 регистра 1 делимого, выходы 20 старших разр дов регистра 1 делимого, выходы 21 регистра 2 делител , выходы 22 старших разр дов регистра 2 делител , выход 23 блока 4 делени  усеченных чисел, выходы 24 узла 6 коррекции частного, выходы первой 25 и второй 26 групп блока 5 умножени , выходы 27i-27 узлов 7i-7$ коррекции делимого соответственно, выходы 28i-28s знакового разр да узлов 8i-8s вычитани  соответственно, выходы 29i-29s узлов 81-85 вычитани  соответственно, выходы 30 коммутатора 10.
Вход 12 данных устройства соединен с информационными входами первой группы коммутатора 10 и информационными входами регистра 2 делител , выходы 21 которого соединены с входами первой группы блока 5 умножени , входы второй группы которого соединены с выходами 23 блока 4 делени  усеченных чисел и входами первой группы узла 6 коррекции частного; выходы 24 которого соединены с информационными входами регистра 3 частного, синхров- ход которого соединен с входом 13 синхронизации устройства и синхровхода- ми регистра 1, 2 делимого и делител  и блока 11 управлени , первый 14, второй 15 и третий 16 выходы которого соединены с первым управл ющим входом коммутатора 10, входом разрешени  записи регистры 1 делимого и входом разрешени  записи регистра 2 делител  соответственно, выходы 20 старших разр дов регистра 1 делимого соединены с входами делимого блока 4 делени  усеченных чисел, входы делител  которого соединены с выходами 22 старших разр дов регистра 2 делител , выходы 291 первого узла 8i вычитани  соединены с ин1 формациейными входами второй группы коммутатора 10, выходы 30 которого соединены с информационными входами регистра 1 делимого, выходы 19 которого соединены с входами уменьшаемого первого узла 8 вычитани , РХОДЫ вычитаемого и заема которого соединены с выходами соответственно первой 25 и второй 26 групп блока 5 умножени , первые входы узлов 7i- 74 коррекции делимого объединены между
собой и соединены с входом уменьшаемого первого узла 8i вычитани , входы вычитаемого которого соединены с входами вычитаемого узлов 82-85 вычитани , входы заема 5 которых объединены между собой и соединены с входом ззема первого узла 8i вычитани , вторые входы узлов 7i-74 коррекции делимого объединены между собой и соединены с входами первой группы блока 5 ум0 ножени , выходы 292-295 узлов 82-85 вычитани  соединены с информационными входами с третьей по шестую групп коммутатора 10 соответственно, выходы 28i-28s знакового разр да узлов 81-85 вычитани 
5 соединены с входами узла 9 анализа с первого по п тый соответственно, первый 17 и второй 18 выходы которого соединены с вторым управл ющим входом коммутатора 10 и входами второй группы узла 6 коррекции
0 частного соответственно.
Узлы (фиг. 1) содержат вычитэтели 311-31s без распространени  заема и еычи- татели 32i-32s с распространением заема. Узел 9 анализа (фиг. 2) содержит п ть
5 элементов Н Е 33-37, четыре элемента И 38- 41 и три элемента ИЛИ 42-44.
Один разр д коммутатора 10 (фиг, 3) содержит элемент НЕ 45, шесть элементов И 46-51 и элемент ИЛИ 52.
0 Узел 6 коррекции частного (фиг. 4) содержит k-разр дный сумматор 53.
Блок 11 управлени  (фиг. 5) содержит счетчик 54 и пам ть 55 микрокоманд.
Регистры 1,2 делимого и делител  пред5 назначены дл  временного хранени  двоичных кодов делимого (остатка) и делител . Регистр 1 делимого (л-И)-разр дный, из которых один разр д расположен слева от зап той и п разр дов справа от зап той.
0- Регистр 2 содержит п разр дов, которые все расположены справа of зап той. В первом такте делени  в эти регистры загружаютс  двоичные коды делимого и делител , которые  вл ютс  правильными положительны5 ми дроб ми. Регистры 1, 2 могут быть реализованы на двухтактных синхронных DV-триггерах. Запись информации в регистры 1, 2 производитс  по синхроимпульсу при наличии разрешающего потенциала на
0 их V-входах. V-входы всех триггеров регистра 1 объединены и подключены к выходу 15 блока 11 управлени , а V-входы всех триггеров регистра 2 объединены и подключены к выходу 16 блока 11 управлени 
5 Регистр 3 частного предназначен дл  хранени  частного и реализован в виде регистра с возможностью однотактного сдвига содержащейс  в нем информации на k разр дов в сторону старших разр дов. Информационные входы его младших разр дов соединены с выходами 24 узла 6 коррекции . Регистр 3 может быть реализован на двухтактных синхронных D-триггерах, причем выход 1-го триггера (,2,..., (m-k), где m - разр дность частного) соединен с инф- рмационным входом (+ty-ro триггера. Запись информации в регистр 3 производитс  по синхроимпульсу, поступающему с входа 13 синхронизации устройства.
Блок 4 делени  усеченных чисел предназначен дл  приближенного формировани  в устройстве в течение одного такта k разр дов частного по значению определенного числа старших разр дов делимого и делител . Эти k разр дов частного могут формироватьс  с различной погрешностью сг, например с погрешностью величиной в одну или две до единицы младшего разр да. Погрешность о, мохсет быть либо только положительной, либо только отрицательной , либо положительной и отрицательной и определ етс  по формуле
где Zkyce4 и 2ьполн - значени  k-разр дного частного при делении соответственно усеченных и полноразр дных чисел.
Блок 4 делени  усеченных чисел может быть реализован различными способами. Так, при малых значени х k блок 4 делени  усеченных чисел целесообразно разрабатывать по соотвествующей таблице истинности либо в виде быстродействующего логического шифратора, либо в виде быстрой поисковой таблицы, реализованной на ПЗУ. При больших же значени х k более предпочтительной может оказатьс  реализаци  блока 4 делени  усеченных чисел в виде быстродействующей матричной схемы делени , использующей методы .с восстановлени  остатков и всевозможные средства ускорени  этих методов. Возможны и другие варианты реализации блока 4 делени  усеченных чисел, например в виде совокупности малоразр дного узла формировани  обратной величины делите- л  и малоразр дного узла умножени .
Дл  определенности в дальнейшем предполагаетс , что на выходах 23 блока 4 k разр дов частного формируютс  с погрешностью -2 а, 2. В этом случае s 4. При этих допущени х на вход делимого блока 4 должны поступать k старших разр дов делимого с выходов 20 регистра 1 делимого, а на вход делител  - k старших разр дов делител  с выходов 22 регистра 2 делител .
В блоке 5 умножени  осуществл етс  перемножение k-разрадного частного,
сформированного на выходах 23 блока 4 делени  усеченных чисел и поступающего на входы второй группы блока 5, и п-разр д- ного делител , хранимого в регистре 2 делител  и поступающего с его выходов 21 на входы первой группы блока 5. На выходах 25,6 первой и второй групп блока 5 образуетс  произведение в двухр дном коде (в виде двух чисел). Блок 5 умножени  0 комбинационного типа может быть построен любым известным методом. В частности, он может быть построен и n/k k-разр дных двоичных умножителей (где А - ближайшее целое, большее либо равное А).
5 Узел 6 коррекции частного предназначен дл  внесени , при необходимости, коррекции в значение k разр дов частного, сформированное в текущем такте на выходах 23 блока 4 делени  усеченных чисел,
0 которое, как отмечалось выше, может отличатьс  от истинного значени  k разр дов частного на одну или две единицы младшего разр да. В узле 6 коррекции осуществл етс  либо вычитание из значени  k-разр дно5 го частного значени  одной или двух единиц младшего разр да, либо прибавление к значению k-разр дного частного значени  одной или двух единиц младшего разр да, либо значение k-разр дного частного про0 ходит через узел б без изменени . Значение корректирующей поправки проходит через узел б без изменени , Значение корректирующей поправки поступает в узел б с выхода 18 узла 10 анализа.
5 С помощью узлов коррекции делимого и узлов 81-85 вычитани  в предлагаемом устройстве формируетс  п ть возможных значений остатка, только одно из которых записываетс  в качестве нового
0 остатка в регистра 1 делимого через коммутатор 10, управл емый сигналом на выходе 17 узла 9 анализа.
Узлы коррекции делимого предназначены Дл  предварительной коррекции
5 делимого (текущего остатка). Обозначают через X значение делимого (текущего остатка ), а через Y - значение делител . Тогда дл  рассматриваемого случа  (), на выходе 27i узла 7i коррекции делимого формирует0 с  значение bk (к значению делимо-ч го прибавл етс  значение делител , сдвинутое на k-2 разр дов вправо), на выходе 272 узла 72 коррекции делимого формируетс  значение (прибавл етс 
5 значение делител , сдвинутое на k-1 разр дов вправо), на выходе 27з узла 7з коррекции делимого формируетс  значение (из значени  делимого вычитаетс  значение делител , сдвинутое на k-1 разр дов вправо), на выходе 27 узла 74 коррекции делимого формируетс  значение X- (из значени  делимого вычитаетс  значение делител , сдвинутое на k-2 раз- рр дов вправо). Узлы могут быть реализованы способами, например на основе сумматоров.
Узлы 81-85 вычитани  выполн ют вычитание двухр дного кода произведени , поступающего с выходов 25 и 26 блока 5, из делимого (текущего остатка), поступающее с выходов 19 регистра 1, и из скорректированного делимого (текущего остатка),поступающего с выходов 27т-274 узлов . Результат вычитани  формируетс  на выходах 29i-29s узлов 81-85 в одноразр дном коде. Узлы 81-85 могут быть реализованы различными способами. Например, каждый узел может быть построен в виде совокупности вычитател  без распространени  зае- ма и вычитател  с распространением заема, как показано на фиг. 1.
Если значение k-разр дного частного, сформированного на выходах 23 блока 4 делени  усеченных чисел, равно значению истинного k-раэр дного частного, то в ре- гистр 1 делимого в качестве нового остатка заноситс  значение остатка с выходов 291 узла 8i. Если же значением k-разр дного частного, сформированного на выходах 23 блока 4 делени  усеченных чисел, меньше или больше значени  истинного k-разр дного частного, то в регистр 1 делимого в качестве нового остатка заноситс  значение одного из остатков на выходах узлов 82-85. Узел 9 анализа вырабатывает на своем выходе 17 соответствующие управл - ющие сигналы, по которым затем коммутатор 10 выбирает правильный остаток.
Узел 9 анализа по значению знаковых разр дов, поступающих на его входы с вы- ходов 28i-28s узлов 81-85 вычитани , формирует корректирующую поправку дл  k разр дов частного, подаваемую на узел 6 коррекции частного и унитарный код дл  управлени  коммутатором 10. На фиг. 2 при- ведена функциональна  схема одного из вариантов построени  узла 9 дл  прин того значени  погрешности -2 а, 2. Функционирование узла 9 по сн етс  таблицей истинности (табл. 1). Предполагаетс , что 1 на выходе знакового разр да узла вычитани  соответствует отрицательному результату , а О - положительному результату.
Коммутатор 10 предназначен дл  передачи информации на входы регистра 1 дели- мого с (s+2)-x направлений через соответствующие группы входов, Функциональна  схема одного разр да коммутатора 10 дл  случа  приведена на фиг. 3. Дл  его работы необходимо s+2 управл ющих
входа. С выходов 17 узла 9 (з+1)-разр дный унитарный код управл ет подачей информации с выходов 29i-29s только в случае, если значение сигнала на выходе 14 блока 11- управлени  равно нулю. В противном случае информаци  в регистр 1 дделимого поступает с информационного входа 12 данных устройства.
Блок 11 управлени  координирует работу узлов и блоков устройства при выполнении в нем операции делени  двух чисел. Он может быть реализовано различными методами , например, как показано на фиг. 5, на счетчике 54 и пам ти 55 микрокоманд. Счетчик 54 - накапливающего типа и предназначен дл  естественной адресации микрокоманд. Вход счета счетчика соединен с входом 13 синхронизации устройства. В качестве пам ти 55 микрокоманд может быть применена быстродействующа  посто нна  пам ть емкостью 3N бит, где N - число тактов работы устройства. В самом начале работы устройства счетчик 54 устанавливаетс  в некоторое исходное состо ние , например сбрасываетс  в ноль (на фиг. 5 цепь установки счетчика 54 в исходное состо ние не показана).
Следует особо отметить, что количество используемых в устройстве узлов коррекции делимого и узлов вычитани  зависит от погрешности определени  k разр дов частного в блоке 4 делени  усеченных чисел. Так, при некоторых погрешност х о. в состав устройства должны входить те узлы 7i- 74 коррекции делимого и узлы 8i-8s вычитани , которые в соответствующей строке табл. 2 помечены знаком +.
Устройсвтво дл  делени  работает следующим образом. Перед началом выполнени  собственно делени  счетчик 54 блока 11 управлени  устанавливаетс  в исходное состо ние , в регистр 1 заноситс  п-разр дный код делимого (в п младших разр дов регистра 1, в старший разр д записываетс  ноль), в регистр 2 - n-разр дный код делител . Предполагаетс , что делимое и делитель - правильные положительные нормализованные дроби. Процесс определени  окончательного л-разр дного частного состоит из w тактов, в кажом из которых формируетс  k двоичных разр дов частного (r,qtw n/k - число k-разр дных групп частного).
Каждый такт собственно делени  начинаетс  с определени  k-разр дного частного в блоке 4 с погрешностью -2 о, 3. На входы бока 4 поступает значение k старших разр дов делимого или остатка (один разр д слева от зап той, остальные - справа от зап той) и k старших разр дов делител  (все
разр ды расположены справа от зап той). Затем k-разр дное частное, образованное на выходах 23 блока 4, умножаетс  на п-раз- р дный делитель в блоке 5 умножени , а на выходах 29i узла 8i вычитани  через врем  срабатывани  вычитателей 311 и 321 образуетс  промежуточное значение остатка, равное разности между текущим остатком и полученным произведением,
Одновременно с работой блоков 4 и 5 в узлах 71-74 коррекции производитс  предварительна  корректировка текущего остатка , при этом в узле 7 к значению текущего остатка прибавл етс  значение делител , сдвинутое на k-2 разр дов вправо, в узле 2 - прибавл етс  значение делител , сдвинутое на k-1 разр дов вправо, в узле 7з из значени  текущего остатка вычитаетс  значение делител , сдвинутое на k-1 разр дов вправо, а в узле IA вычитаетс  значение делител , сдвинутое на k-2 разр дов вправо ,
На выходах 29i-29i узлов вычитани  формируютс  п ть возможных значений нового остатка, только одно из которых  вл етс  правильным. Выбор правильного значени  нового остатка осуществл етс  узлом 9 анализа по значению знаковых разр дов , поступающих на его входы с выходов 28i-28s знаковых разр дных узлов 81-85 вы- читани  соответственно. Сформированные на выходе 17 узла 9 управл ющие сигналы управл ют работой коммутатора 10. На выходе 18 узла 9 получаетс  код коррекции частного, который подаетс  в узел 6.
Пример. Пусть на выходах 23 блока 4 сформировалось k-разр дное частное с погрешностью О, 1. Тогда на выходах 25,26 блока 5 сформируетс  произведение, большее требуемого на значение делител , поэ- тому к значению текущего остатка необходимо прибавить значение делител , что и выполн ет узел г коррекции делимого . В итоге на выходах 29з узла 8з сформируетс  новое правильное значение остатка, а на выходе 28з установитс  уровень логического нул . При этом на выходах 29а будет сформирован остаток с избытком, а на выходах 29i, 294 и 29s-остатки с недостатком. На выходах 28i-28s узлов сформиру- ютс  значени  соответственно 1, О, О, 1 и 1, по которым на выходе 17 (выходы ) узла 9 сформируютс  управл ющие сигналы 00100, которые обеспечивают пропускание на входы регистра 1 правиль- ного значени  остатка с выходов 29з узла 83, а на выходе 18 (выходы 181-18з) узла 9 - управл ющие сигналы 111, которые соответствуют поправке -1 , привод щей к
формированию точного значени  k разр дов частного на выходах 24 узла 6.
В конце каждого такта с выходов 30 коммутатора 10 в регистр 1 делимого записываетс  правильное значение нового остатка , а правильное значение k разр дов частного, поступающее с выходов 24 узла 6 на информационные входы регистра 3 частного , записываетс  в k младших его разр дов , освобождаемых в резульате сдвига с регистре 3 на k разр дов в сторону старших разр дов.
Так как в предлагаемом устройстве и е устройстве-прототипе деление выполн етс  за одно и то же число тактов, то дл  сравнени  их быстродействи  достаточно сравнить длительность одного такта их работы .
Длительность такта в известном устройстве составл ет величину
Тиз ТИ4 + Тиб + ТИ7.8 + ТИ9 + Ти5 + ТИ3,
где ТИ4 - врем  задержки на блоке делени  усеченных чисел известного устройства;
Тиб - врем  задержки на блоке умножени  известного устройства;
ТИ7,8 - врем  задержки на узле вычитани  (включащем два вычислител ) известного устройства;
ТИ9 - врем  формировани  переноса на выходе сумматора-вычитател  известного устройства;
Ти5 врем  задержки на узле коррекции частного известного устройства;
Тиз врем  записи в регистр известного устройства.
Длительность такта в предлагаемом устройстве составл ет величину
ТПр ТП4 + Тп5 + Тп8 Тп9 + ТП6 + ТпЗ,
где ТП4 - врем  задержки на блоке 4 делени  усеченных чисел предлагаемого устройства;
Тп5 - врем  задержки на блоке 5 умножени  в предлагаемого устройства;
ТП8 - врем  задержки на узле 8 вычитани  предлагаемого устройства;
ТП9 - врем  формировани  корректирующей поправки на узле 9 анализа предлагаемого устройства;
ТП6 - врем  задержки на узле б коррекции частногрпредлагаемого устройства;
Тпз - врем  записи в регистр 3 предлагаемого устройства.
Дл  определенности принимают следующие предположени :
а)разр дность входных операндов
б)число формируемых в одном такте разр дов частного
в)врем  задержки на элементах типа И, ИЛИ, НЕ равно t;
г)врем  задержки на элементе сложени  по модулю два - 3t;
д)узлы вычитани , сумматоры, вычита- тели, сумматоры-вычитатели и блоки умножени  устройств реализованы с использованием одноразр дных двоичных сумматоров (Карцев М.А. Арифметика цифровых машин. М.: Наука, 1969,576с., рис.2,- 7); врем  формировани  переноса равно 2t, врем  формировани  суммы - 5t;
ж) блоки делени  усеченных чисел устройств реализованы в виде делительной матрицы.
Врем  задержки на блоке делени  усеченных чисел известного устройства состо- ит из времени формировани  одного разр да частного, умноженного на количество р дов (к+1) в делительной матрице, и времени предварительной коррекции ТИ42. Врем  формировани  одного разр да част- ного складываетс  из времени инвертировани  ТИ48 на элементе сложени  по модулю два и-времени ТИБ распространени  переносов по  чейкам вдоль р да делительной матрицы. Таким образом, врем  задержки на блоке делени  усеченных чисел (делительна  матрица ) известного устройства определ етс  как
ТИ4 5(Ти4С + ) + ТИ2 5(3t + ) +t 66t.
Врем  задержки на блоке умножени  известного устройства состоит из времени задержки на матрице двухвходовых элементов И, формирующих частичные произведени  делител  на k разр дов частного, и времени сворачивани  четырехр дного кода к двухр дному с помощью двух слоев одноразр дных двоичных сумматоров:
THe-t + 2 5t-11t.
Врем  задержки на узле вычитани  из- вестного устройства определ етс  временем задержки на двух вычитател х. Врем  задержки на первом вычитателе состоит из времени инвертировани  двухр дного кода с выхода блока умножени  (t) и времени сворачивани  трехр дного кода к двухр дному (5t). Сумматор-вычитатель известного устройства начинает обрабатывать информацию после поступлени  на его управл ющий вход сигнала с выхода знакового разр да второго вычитател . Поэтому врем  задержки на втором вычитателе и на сумма- торе-вычитателе определ етс  временем распространени  переноса вдоль (n+k-1) разр дов второго вычитател , временем уп- равл емого инвертировани  (3t), временем распространени  переноса вдоль (п-1) разр дов сумматора-вычитател  и временем формировани  суммы на выходе старшего
одноразр дного сумматора суммэтора-вы- читател :
Тиу + ТИ9 t + 5t + + 3t + + 5t 146t.
Врем  задержки на блоке коррекции частного известного устройства состоит из времени формировани  корректирующей поправки (t) и времени сложени  на четырехразр дном сумматоре:
TMs t + + 5t 12t.
Врем  записи в регистр известного устройства равно Тцз 4t.
Врем  задержки на блоке4 делени  усеченных чисел предлагаемого устройства ТП4 ТИ4.
Врем  задержки на блоке 5 умножени  предлагаемого устройства ТП5 Тиб.
Врем  задержки на узле 8 вычитани  предлагаемого устройства определ етс  временем задержки на вычитател х 31 и 32. Врем  задержки на вычитате е 31 состоит из времени инвертировани  двухр дного кода с выхода блока 5 умножени  (t) и времени сворачивани  трехр дного кода к двухр дному (5t), а врем  задержки на вычитателе 32 состоит из времени распространени  переноса вдоль (n+k-1) разр дов:
Тп8 t + 5t + - 76t. - Врем  формировани  корректирующей поправки на выходах 18 узла 9 анализа Тпэ 3t.
Врем  задержки на блоке 6 коррекции частного предлагаемого устройства ТПб
Тиб.
Врем  записи в регистр 3 предлагаемого устройства Тпз Тц1.
Подставл   значени , получают следующие длительности такта в устройствах:
TM3 66t+11t+ 146t + 12t + 4t 239t,
ТЛр 66t + 11t + 76t + 3t + 12t + 4t 172t.
Следовательно, в предлагаемом устройстве длительность такта сокращаетс  примерно на 28%.
Таким образом технико-экономическое преимущество предлагаемого устройства дл  делени  в сравнении с устройством- прототипом состоит в более высоком быстродействии . Так, при значени х k 4 и п 32 быстродействие устройства примерно на 28% выше, чем быстродействие устройства- прототипа.
Формула изобретени 
Устройство дл  делени , содержащее регистры делимого, делител  и частного, блок делени  усеченных чисел, узел коррекции частного, блок умножени , первый узел вычитани , коммутатор и блок управлени . причем вход данных устройства соединен с информационными входами первой группы коммутатора и информационными входами
регистра делител , выходы которого соединены с входами первой группы блока умножений , входы второй группы которого соединены с выходами блока делени  усеченных чисел и входами первой группы узла коррекции частного, выходы которого соединены с информационными входами регистра частного, синхровход которого соединен с входом синхронизации устройства и синхровходами регистров делимого и делител  и блока управлени , первый, второй и третий выходы которого соединены с первым управл ющим входом коммутатора, входом разрешени  записи регистра делимого и входом разрешени  записи регистра делител  соответственно, выходы старших разр дов регистра делимого Соединены с входами делимого блока делени  усеченных чисел, входы делител  которого соединены с выходами старших разр дов регистра делител , выходы разности первого узла вычитани  соединены с информаци- онными входами второй группы коммутатора, выходы которого соединены с информационными входами регистра дели- мого, выходы которого соединены с входами уменьшаемого первого узла вычитани , входы вычитаемого и заема которого соединены с выходами соответственно первой и второй групп блока умножени , отличающеес  тем, что, с целью повышени  быстродействи  устройства, оно дополнительно содержит узел анализа s узлов вычитани  и s узлов коррекции делимого (s 1, 2, 3,...), первые входы которых объединены между собой и соединены с входом уменьшаемого первого узла вычитани , входы вычитаемого которого соединены с входами вычитаемого узлов вычитани  с второго по (s+IJ-й, входы заема которых объединены между собой и соединены с входом заема первого узла вычитани , вторые входы узлов коррекции делимого объединены между собой и соединены с входами первой группы блока умножени , выходы разности узлов вычитани  с второго по (з+1)-й соединены с информационными входами с третьей по (s+2)-ro группу коммутатора соответственно , выходы знакового разр да узлов вычитани  с первого по (з-И)-й соединены с входами узла анализа с первого по(з+1}-й соответственно, первый и второй выходы которого соединены с вторым управл ющим входом коммутатора и входами второй группы узла коррекции частного соответственно.
v
Таблица 1
Таблица 2
ч
Фиг.1
r29 ,
Put 2
29г 23, 29f
if
12
H
SU904888980A 1990-12-10 1990-12-10 Устройство дл делени RU1783521C (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU904888980A RU1783521C (ru) 1990-12-10 1990-12-10 Устройство дл делени

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU904888980A RU1783521C (ru) 1990-12-10 1990-12-10 Устройство дл делени

Publications (1)

Publication Number Publication Date
RU1783521C true RU1783521C (ru) 1992-12-23

Family

ID=21548903

Family Applications (1)

Application Number Title Priority Date Filing Date
SU904888980A RU1783521C (ru) 1990-12-10 1990-12-10 Устройство дл делени

Country Status (1)

Country Link
RU (1) RU1783521C (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1709301.кл. G 06 F7/52, 1989. Авторское свидетельство СССР М 1709352, кл. G 06 F 7/52, 15.01.90. *

Similar Documents

Publication Publication Date Title
US3304418A (en) Binary-coded decimal adder with radix correction
US4238833A (en) High-speed digital bus-organized multiplier/divider system
US3795880A (en) Partial product array multiplier
US3202805A (en) Simultaneous digital multiply-add, multiply-subtract circuit
US3069085A (en) Binary digital multiplier
RU1783521C (ru) Устройство дл делени
EP0529755B1 (en) Method and apparatus for negating an operand of a multiplication operation
US3229080A (en) Digital computing systems
SU1249551A1 (ru) Устройство дл делени
SU734669A1 (ru) Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные
SU1119006A1 (ru) Устройство дл делени чисел
SU1520510A1 (ru) Устройство дл делени
SU1417010A1 (ru) Устройство дл делени чисел
SU1265763A1 (ru) Устройство дл делени
GB886421A (en) Improvements in or relating to data processing apparatus
RU1783522C (ru) Устройство дл делени
SU1233136A1 (ru) Устройство дл умножени
RU1783523C (ru) Устройство дл делени
SU1509876A1 (ru) Устройство дл умножени с накоплением
SU1425657A1 (ru) Устройство дл делени
RU2018933C1 (ru) Устройство для деления
SU1767497A1 (ru) Устройство дл делени
RU2018934C1 (ru) Устройство для деления
SU1803913A1 (en) Division device
SU1357946A1 (ru) Устройство дл делени