SU1233136A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и реализует перемножение чисел в системе счислени  с двоичным основанием или основанием, равным целой степени двух. Цель изобретени  - повьтение быстродействи  и точности устройства. Устройство содержит регистры множимого, множител  и произведени , два мультиплексора, блок перемножени  р-ичных (k-разр д- ных двоичных) чисел, сумматор, счетчик , шесть углов -схем И, демульти- плексор, первую и вторую схему И, триггер, буферньш регистр, узел схем ИЛИ и блок управлени , входы А регистра множимого, входы В регистра множител   вл ютс  информационными входами, а выходы С регистра произведени  - информационными выходами устройства , выходы регистров множимого и множител , объединенные в nt групп по k-двоичным разр дов п mk), соединены с информационными входами первого и второго мультиплексоров, выходы первого и второго мультиплексоров подключены соответственно к первым и вторым входам блока перемножени , выходы которого соединены с первыми входами сумматора, выходы сумматора подключены к информационным входам первого, второго и третье го узлов схем И, выход k-ro двоичного разр да сумматора соединен также с входом первой схемы И, выход которой подключен к входу триггера, чей выход через вторую схему И соединен с входом переноса сумматора, а выход переноса сумматора подключен к входу счетчика, выходы счетчика соединены с информационными входами четвертого узла схем И, выходы которого подключены к входам старших разр дов буферного регистра, входы младших разр дов которого соединены с выходами третьего узла схем И, выходы буферного регистра подключены к информационным входам п того и шестого узлов схем И, чьи выходы через узел схем ИЛИ соединены с вторыми входами сумматора, выходы второго узла схем И подключены к входам старшего р-ичного .разр да регистра произведени , остальные входы которого соединены с выходами демультиплексора, чьи входы подключены к Выходам первого узла схем И, выходы блока управлени  соединены с уп- равл юшкми. входами первого и второго мультиплексора, третьего и четвертого узлов схем И, п того узла схем И, счетчика и шестого узла схем И, первой и второй схем И, первого узла схем И, демультиплексора и второго узла схем И. 1 з.п. ф-лы, 4 ил. i с: ю со оо ЦпкА оо С35

Description

f12

Изобретение относитс  к вычислительной технике и может быть использовано при умножении чисел в системе счислени  с двоичньм основанием или основанием, равным целой степени двух.

Цель изобретени  повьппение быстродействи  и точности устройства.

На фиг.1 приведена блок-схема предлагаемого устройства; на фиг,2 - структурна  схема прогр;зммного блока; на фиг.З - временна  диаграм -1а работы программного блока управлени ; на фиг.4 - блок-схема алгоритма управлени  программного блока управлени .

Блок-схема устройства дл  умножени , содержит регистры множимого 1, множител  2 и произведени  3, два мультиплексора 4 и 5, блок б перемножени , сумматор 7, счетчик 8, шесть - групп элементов И 9 - 1А, демульти- плексор 15, два элемента И 16 и 17, триггер,18, буферный регистр 19, , группу элементов ИЛИ 20 и программный блок 21 управлени  выходы 22-31 блока управлени ,

Программньй блок 21 управлени  содержит счетчик 32, блок 33 микропрограммной пам ти, регистр 34 микроко- . манд, две группы элементов И 35 и 36 два элемента 37 и 38 задержки.

Устройство работает следующим образом .

Микропрограмма записана в блоке 33 микропрограммной пам ти в виде последовательности микрокоманд, адреса которых следу от в естественном пор дке и формируютс  с помощью счетчика 32,

В исходном состо нии множимое А И множитель В записаны в регистры t множимого 1 и множител  2, в регистре 34 микрокоманд содерзкитс  перва  ьткрокоманда5 соответствующа  адресу 00...О блока 33 микропрограммной пам ти. Все триггерные элементы, счетчики и регистры устройства установлены в нуль. Процесс умножени  состоит из (т+1) циклов. Первый цикл содержит (т-1) тактов, второй ч, третий (т-1), и далее число тактов в каждом последующем цикле уменьшаетс  на единицу и последний (т+1)-й: цикл состоит из одного такта . В первом такте каждого цикла про- изводитс  установка счетчика 8 в исходное состо ние. Такт представл ет собой формирование частичного произ5

1

5

0

0

5

0 5 0 5

362

ведении р-ичньтх (k-разр дньтх двоич- :ных) чисел множи1-(ого и множител . Результатом работы одного цикла  вл етс  формирование суммы частичных про изведений, имеюп1 1х одинаковые веса

Расс;мотрим поеледовательно работу устройства дл  различных циклов.

Первый цикл.

Под управлением сигналов 22 и 23 , мультиплексоры 4 и 5 выбирают соот- }зетств тощие р-ичные разр ды множимого и множител . В блоке 6 перемноже- i rfflH выт-гисл етс  произведение двух

J

k-разр дньгх двоип1ных чисел, поступаю- 1ЦИХ на его входы с выходов Ь5ульти- плексо юв„ 2 k-разр дное произведе- iffle с выходов блока 6 перемножени  в каждом такте поступает на первые входы сз гматора 7, а на его вторые входы ггоступает через элементы И 13 и 14 частичное произведение, записанное па предыдуш.ем такте в буферном регистре 19 (на первом такте первого цикла - значение 00,,.0), Если такт  вл етс  первым в данном цикле,, то иа вторые входы сумматора- 7 поступает частичное произведение с выходов буферного регистра 19 через элементы И 1 б со сдвигом па k-ДБоичных разр дов вправо (в сторону младших разр дов ) под управлением сигнала 26, Во всех остальных тг ктах цикла на вторые входы cyivnviaTopa 7 поступает час- тичное произведение с выходов буферного регистра 19 через элементы И 14 под управлением сигнала 25. Число переносов с выхода сумматора 7 фиксируетс  в счетчике 8 и через элементы И 9 дод управлением сигнала 24 записываетс  в кащ1ом такте в старшие разр ды буферного регистра 19. Одновременно с этим в младшие разр ды буферного регистра 9 записьшаетс  2 k-paspHAHoe (цноичное) частичное произведение с выходов сумматора 7 через элементы И 2.

Вторюй цикл-.

В начаг е первого такта производитс  уста-НОЕ1ка счетчика 8 в исходное состо в:ие Все такты этого цикла,, кроме последнего; выполн ютс  аналогично тактам первого цикла. На последнем такте второго цикла k-двоичный разр д с выхода сум1 - атора 7 через элемент И 16 управлением сигнала 27 йиксируетс  в триггере 18.

3

Третий цикл.

Первый такт этого цикла отличаетс  от всех первых тактов остальных циклов тем, что на вкод переноса сумматора 7 через элемент И 17 под управлением сигнала 28 поступает значение с выхода триггера 18. Начина  с третьего цикла существенно отличаетс  также работа устройства на последнем такте цикла, во врем  которого 2 k-разр дное частичное произведение с выходов сумматора 7 через элементы И 10 и демультиплексор 15 под управлением соответствующих сигналов 29 и -30 поступает на входы младшего р-ичного разр да регистра 3 произведени  и  вл етс  младш1м р-ичным разр дом произведени . Все предыдувще такты цикла выполн ютс  аналогично Тактам первого и второго цикла.

Последующие циклы вьшолн ютс  аналогично третьему циклу.

В последнем (m+l) цикле младшие k-двоичных разр дов частичного произведени  с выходов сумматора 7 поступают через элементы И 10 и демультиплексор 15 под управлением сигналов 29 и 30 на второй по старшинству р- ичный вход регистра 3 произведени .

Таким образом, через (ш+1) циклов на выходах регистра 3 произведени  будет сформировано п-разр дное произведение п-разр дьа1х сомножителей с точностью, равной половине единицы младшего разр да сомножителей.

Claims (2)

1. Устройство дл  умножени , содержащее регистр множ1-1мого, регистр множител , блок перемножени , сумматор , триггер, счетчик, буферный регистр и регистр произведени , причем информационные входы регистров множимого и множител  соединены соответственно с входами множимого и множител  устройства, выходы произведени  которого соединены с выходами регистра произведени , отличающее- с   тем, что, с целью повышени  быстродействи  и точности устройства , в него введены два мультиплексора , два элемента И, шесть групп элементов . И, демультиплексор, группа элементов ИЛИ и программный блок управлени , причем выходы регистров множимого и множител  соединены соответственно с информационными входами первого и второго мультиплексоров.

33136

управл ющие входы которых соединены соответственно с первым и вторым выходами программного блока управлени , а выходы соответственно - с первым и 5 вторым входами блока перемножени ,

выход которого соединен с входом tпервого слагаемого сумматора, вход второго слагаемого которого соединен с выходами элементов ИЛИ группы, пер- 10 вый и вторые входы которых соединены соответственно с выходаж-г элементов И первой и второй групп, первые входы которых соединены с выходами буферного регистра, информационные вхо- 15 ДЬ1 старших разр дов которого соединены с выходами элементов И третьей, группы, первые входы которых соединены с выходами счетчика, счетный вход которого соединен с выходом переноса 20 сумматора, вход переноса которого соединен с выходом первого элемента И, первый вход которого соединен с третыда выходом программного блока зтфавлени , а второй вход - с выхода- 25 ми триггера, вход которого соединен с выходом второго элемента И, первый вход которого соединен с четвертью выходом программного блока управлени , а второй вход - с выходом k-ro 30 разр да суммы сумматора (k - количество двоичных разр дов в р-ичной системе счислени , р 2), выходы k - старших разр дов суммы соединены соответственно с первьми входами элементов И четвертой группы, вторые входы которых соединены с п тьм выходом программного блока управлени , а выходы с информационным входом р- ичного старшего разр да регистра произведени , информационные входы р- ичных k - младших разр дов которого соединены соответственно с выходами демультиплексора, управл ющей вход которого соединен с шестым выходом программного блока управлени , а информационные входы - с выходами элементов И п той группы, первые входы которых соединены с седьмым выходом программного блока управлени , а вторые входы - с выходами суммы k-млад- ших разр дов сумматора, выходы сутфсы 2 k-разр дов которого соединены с первыми входами элементов И шестой группы, вторые входы которых соедине- цы с вторыми входами элементов И тре- тьей группы и восьмым выходом программного блока управлени , а выходы- с информационными входами младших разр дов буферного регистра, вторые

35

W

45

50

входы элементов И первой группы соединены соответственно с дев тым выходом программного блока управлени , дес тьп выход которого соединен с вторыми входами элементов И второй группы и тактовым входом счетчика, тактовый вход устройства соединен с входом программного блока управлени 

2. Устройство по п.1, о т л и - чающеес  тем, что программный блок управлени  содержит две группы элементов И, регистр микрокоманд , блок микропрограммной пам ти, два элемента задержки и йчетчик, вход которого соединен с входом программного блока управлени  и входами первого и второго элементов задержки

1

iL. f

выходы которых соединены соответственно с первыми входами элементов И первой и второй групп, вторые входы

которых соединены соответственно с разр дными выходами регистра микрокоманд , информационный вход которого соединен с выходами блока микропрограммной пам ти, вход которого соединен с выходом счетчика, выходы элементов И первой группы соединены соответственно с первым, вторым, дев тым , дес тым и третьим выходами программного блока управлени , восьмой,

четвертый, седьмой, шестой и п тый выходы которого соединены соответственно с выходами элементов И второй группы,

LJJTr.

25

IL

|.««Ар.

JLiAjL

ii«en)lj.,. ,„„, ,,„,„,

;

22

2Б

Редактор Н.Бобкова

Составитель ЕаЗахарченко

Техред ЛоОпейншс Корректор Е.Рошко

Заказ 2771/50Тираж 67 Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-ЗЗ, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

0мгЛ