SU1300641A1

SU1300641A1 - Устройство дл преобразовани двоично-дес тичного кода в двоичный

Info

Publication number: SU1300641A1
Application number: SU853967461A
Authority: SU
Inventors: Александр Антонович Шостак
Original assignee: Минский радиотехнический институт
Priority date: 1985-08-15
Filing date: 1985-08-15
Publication date: 1987-03-30

Abstract

Предлагаемое устройство относитс к области вычислительной техники и может быть применено дл быстрого преобразовани двоично-дес тичного кода в двоичный и обратно. Особенно целесообразно его использование в процессорах, располагающих средствами быстрого умножени двоичных и дес тичных чисел. Цель изобретени - , расширение класса решаемых задач за счет возможности обратного преобразовани , что достигаетс введением в устройство, содержащее блоки 2 умножени и сумматор 3, регистра 1 хранени промежуточных результатов, коммутатора 4 и блока 5 промежуточного преобразовани с соответствующими св з ми. 2 ил., 1 табл. S 05 . (риг, 1

Description

входов подключены выходы значений младших разр дов произведений блоков 2 умножени (на фиг.З эти выходы блоков 2 показаны справа), а ко второй группе подключены вьгходы значений старших разр дов произведений. Входы младших разр дов второй группы сумматора 3 соединены с выходами блока 5 преобразовани . В зависи-

, 130064

Изобретение относитс к вычислительной технике и может быть применено дл быстрого преобразовани двоично-дес тичного кода в двоичный и обратно, особенно целесообразно его с использование в процессорах, располагающих средствами быстрого умножени двоичных и дес тичных чисел.

Цель изобретени - расширение класса решаемых задач за счет возможное- 10 мости от значени сигнала на входе ти обратного преобразовани .настройки сумматора 3 он осуществл ет либо дес тичное, либо двоичное суммирование.

Коммутатор 4 предназначен дл 5 подачи на входы второй группы блоков 2 умножени значени одной из констант. В режиме преобразовани двоичло -дес тичного кода в двоичный на выходы коммутатора 4 с входа 8 20 первой константы устройства поступает значение двоичного кода величины 10 , где Р 2,3,4,... - число одновременно обрабатываемых дес тичных цифр исходного операнда. В резаписи устройства, выход 12 устрой- жиме же преобразовани двоичного ства..кода в двоично-дес тичный на входы

Регистр I предназначен дл временного хранени (в течение одного такНа фиг.1 приведена структурна схема предложенного устройства; на фиг.2 - один из вариантов реализации блока 5.

Устройство содержит регистр 1 хранени промежуточных результатов, блок 2 умножени , сумматор 3, коммутатор 4, блок 5 промежуточного преобразовани , информационный вход 6 устройства, вход 7 задани режима устройства, первый 8 и второй 9 входы задани констант устройства, вход 10 установки и вход 11 разрешени

коммутатора 4 с входа 9 второй константы устройства подаетс значение та работы устройства) значений про- двоично-дес тичного кода величины межуточных результатов преобразова- 30 2 , где 1 4,5,6,... - число од- ни . Его разр дность зависит от раз- новременно обрабатываемых двоичных р дности преобразуемых чисел. Он может быть реализован на двухтактных синхронных D-триггерах с установочцифр исходного операнда. Число одновременно обрабатываемых цифр, например двоичного операнда, может ными входами, например, на ИС 500 ТМ 35 быть и меньше, чем четыре. Однако,

131.

Блоки 2 умножени комбинационного типа и предназначены дл перемноже-- ни малоразр дных сомножителей. В зависимости от сигнала на их входе настройки они осуществл ют либо двоичное умножение, либо дес тичное. В общем случае эти блоки могут иметь самую разную конфигурацию. Однако 13 дальнейшем предполагаетс что каждый блок 2 вьшолн ет умножение К-разр дных дес тичных сомножителей или 4К-ДВОИЧНЫХ разр дных сомножителей , где К 2,3,4,... Блоки умножени обеспечивают достаточно высокую скорость обработки информации .

Сумматор 3 предназначен дл быстрого суммировани с учетом весов разр дов произведений, образованных на выходах блоков 2 умножени . Это сумматор двухвходовой и комбинационного типа. К первой группе его

мости от значени сигнала на входе настройки сумматора 3 он осуществл в этом случае отпадает надобность применени в устройстве блока 5 преобразовани . Коммутатор 4 может быть реализован на логических элементах типа 2И - 2ИЛИ, например, на ИС 5СОЛС118.

Блок 5 комбинационного типа и предназначен дл преобразовани Р цифр двоично-дес тичного кода в двоичный ( режим преобразовани двоично- дес тичного кода в двоичный) или 1 цифр,двоичного кода в двоично-дес тичный код (режим преобразовани двоичного кода в двоично-дес тичный).

Он может быть выполнен в виде композиции двух узлов: узла преобразовани двоично-дес тичного кода в двоичный код и узла преобразовани двоичного кода в двоично-дес тичный,

выходы которых подключены к дьум

группам информационных входов коммутатора , управл ющий вход которого соединен с входом 7 задани режима устройства. Каждый из узлов может

быть реализован любым из известных методов. На фиг.2 в качестве примера показан вариант реализации блока 5 преобразовани на ПЗУ дл случа , когда в каждом такте работы устройства преобразуютс две цифры дес тичного операнда и шесть цифр двоичного операнда, т.е. когда Р 2 и 1 6. В качестве ПЗУ применены ИС 500РЕ149 емкостью 256x4. В режиме преобразовани двоично-дес тичного кода в двоичный с разрешени сигнала на входе 7 устройства выбираетс информади из

ПЗУ 13;, 13

3

а в случае

обратного преобразовани - из ПЗУ 13,, 13 , . Выходу ПЗУ 13, 13 и 13 , 13 объединены монтажным ИЛИ. В табл. 1 приведен пор док записи

информации в ПЗУ 13

13,

В третьем Такте, так же как предыдущем, осуществл етс умно ние, содержимого регистра 1 на чение первой константы и подсум вание к младшим разр дам получи с при этом произведени двоичн кода Р следующих дес тичных циф исходного операнда. Сформирован на выходах сумматора 3 результа записываетс в регистр 1 с разр

в табл.2 - пор док записи информации уп сигнала на входе 11 устройства,

в ПЗУ 13 2 и 13

Работу устройства рассмотрим в двух режимах.

Преобразование двоично-дес тичного кода в двоичный. В исходном состо-25 нии на вход 7 задани режима устройства подан управл ющий потенциал, который на прот жении всего процесса преобразовани настраивает блоки 2 на умножение двоичных чисел, сум- JQ матор 3 - на сложение; двоичных чисел , коммутатор 4 - на пропуск с входа 8 первой кода величины w ,

преобразование Р дес тичных-цифр исходного операнда в двоичный код.

В первом такте работы устройства одновременно с записью исходного дес тичного операнда в приемный регистр (этот регистр на фиг,1 не д показан, а значение его старших Р (разр дов подаетс на вход 6 устройства ) осуществл етс установка регистра 1 в ноль путем подачи импульконстанты двоичного Р

10, а блок 5 - на

35

Так продолжаетс до тех пор, ка не будет преобразованы все m тичных цифр исходного операнда. Окончательный результат формиру с на выходах сумматора 3 и пос на выход 12 устройства. Собстве преобразование в устройстве вып н етс за т/р тактов.

Б предлагаемом устройстве пр разование организовано фактичес по схеме Горнера. Пусть исходны дес тичный операнд X 73521019 а Р 2. Тогда нахождение его д ичного кода сведетс к вычисле в предлагаемом устройстве по п вилам двоичной арифметики следу выражени :

((1001001-1100100+110100)1 11001 +1010) 1100100+10011.

Преобразование двоичного ко в двоично-дес тичный. В исходно состо нии на вход 7 задани реж устройства подан управл ющий по циал, который на прот жении все

са на первый управл ющий вход 10 уст-45 процесса преобразовани настраивает

ройства. На этом первый такт работы устройства заканчиваетс .

Во втором такте с помощью блоков 2 и сумматора 3 формируетс : произведение содержимого регистра 1 (в 50 этом такте содержимое регистра 1 равно нулю на значение первой константы и подсуммирование к младшим разр дам получившегос при этом произведени двоичного кода Р самых 55 старших дес тичный цифр исходного операнда (этот код образуетс на выходах блока 5). Сформированный на выходах сумматора 3 результат запиблоки 2 на умножение дес тичных чисел , сумматор 3 - на сложение дес тичных чисел, коммутатор 4 - на про пуск с входа 9 второй константы двоично-дес тичного кода величины 2t а блок 5 - на преобразование 1 двоич ных цифр исходного операнда в двоично-дес тичный код.

Далее устройство работает аналогично , как при рассмотрении преобразовани двоично-дес тичного кода в двоичный. Собственно преобразование п-разр дного двоичного операнда вы

сьшаетс в регистр 1 с разрешени сигнала на входе II устройства. На зтом второй такт заканчиваетс . Фактически в течение этого такта осу- осуществл етс формирование с помощью блока 5 двоичного кода Р самых старших цифр исходного дес тичного операнда и запись его в младшие разр ды регистра 1,

В третьем Такте, так же как и в предыдущем, осуществл етс умно;в е- ние, содержимого регистра 1 на значение первой константы и подсуммиро- вание к младшим разр дам получившегос при этом произведени двоичного кода Р следующих дес тичных цифр исходного операнда. Сформированный на выходах сумматора 3 результат записываетс в регистр 1 с разрешени

5

д

5

Так продолжаетс до тех пор, пока не будет преобразованы все m дес тичных цифр исходного операнда. Окончательный результат формируетс на выходах сумматора 3 и поступает на выход 12 устройства. Собственно преобразование в устройстве выполн етс за т/р тактов.

Б предлагаемом устройстве преобразование организовано фактически по схеме Горнера. Пусть исходный дес тичный операнд X 73521019, а Р 2. Тогда нахождение его двоичного кода сведетс к вычислению в предлагаемом устройстве по правилам двоичной арифметики следующего выражени :

((1001001-1100100+110100)1 1100100+ +1010) 1100100+10011.

Преобразование двоичного кода в двоично-дес тичный. В исходном состо нии на вход 7 задани режима устройства подан управл ющий потенциал , который на прот жении всего

процесса преобразовани настраивает

блоки 2 на умножение дес тичных чисел , сумматор 3 - на сложение дес тичных чисел, коммутатор 4 - на пропуск с входа 9 второй константы двоично-дес тичного кода величины 2t , а блок 5 - на преобразование 1 двоичных цифр исходного операнда в двоично-дес тичный код.

Далее устройство работает аналогично , как при рассмотрении преобразовани двоично-дес тичного кода в двоичный. Собственно преобразование п-разр дного двоичного операнда выды которого соединены с информационными входами регистра хранени промежуточных результатов, входы установ5 1300641и

полн етс в предлагаемом устройствесоответственно с выходами разр дов

за n/l тактов,регистра хранени промежуточных ре Пусть исходный двоичный операндзультатов и выходом коммутатора, выY IIIIIIIIIOOOOOIIII J00001, а .ходы первой и второй групп блоков

Тогда нахождение его двоично-дес -; умножени соединены с равновесовыми

тичного кода сведетс к вычислениюразр дными входами сумматора, выхо- в предлагаемом устройстве по прав- вилам дес тичной арифметики следующего выражени

((6364 + 56)-64 + 15) 64 +33 fOки и разрешени записи которого подключены к одноименным входам устройФормула изобретени ства соответственно, первьй и второй

Устройство дл преобразовани дво-информационные входы коммутатора соично-дес тичного кода в двоичный,единены с входами задани первой и

содержащее блоки умножени и сумма- 15второй констант устройства соответсттор ,. выходы которого вл ютс выходомвенно, вход задани режима устройстустройства , отличающеес ва подключен к управл ющему входу

тем, что, с целью расширени классакоммутатора и входам настройки сумрешаемых задач за счет обеспечени матора, блоков умножени и блока

возможности обратного преобразовани ,20промежуточного преобразовани , вход

в него введены регистр хранени про-блока промежуточного преобразовани

межуточных результатов, коммутаторсоединен с инфсУрмадионным входом устг

и блок промежуточного преобразовани ,ройства, а его выход подключен к

причем входы первого и второго one-равновесовым входам младших разр дов

рандов блоков умножени соединены сумматора.

ды которого соединены с информационными входами регистра хранени промежуточных результатов, входы установразр дными входами сумматора, выхо-

Таблица 1

О О О 01 О О О 01 00001

О

о

о I

оо

Таблица 2

Редактор И.Сегл ник

Составитель А.Шостак Техред А.Кравчук

Заказ 1160/56 Тираж 902Подписное

ВНИШИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д.4/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4

Фие.г

Корректор Г.Решетник

Claims

Формула изобретения

Устройство для преобразования двоично-десятичного кода в двоичный, содержащее блоки умножения и сумма- 15 тор, выходы которого являются выходом устройства, отличающееся тем, что, с целью расширения класса решаемых задач за счет обеспечения возможности обратного преобразования,20 в него введены регистр хранения промежуточных результатов, коммутатор и блок промежуточного преобразования, причем входы первого и второго операндов блоков умножения соединены 25 соответственно с выходами разрядов регистра хранения промежуточных результатов и выходом коммутатора, выходы первой и второй групп блоков умножения соединены с равновесовыми разрядными входами сумматора, выходы которого соединены с информационными входами регистра хранения промежуточных результатов, входы установки и разрешения записи которого подключены к одноименным входам устройства соответственно, первый и второй информационные входы коммутатора соединены с входами задания первой и второй констант устройства соответственно, вход задания режима устройства подключен к управляющему входу коммутатора и входам настройки сумматора, блоков умножения и блока промежуточного преобразования, вход блока промежуточного преобразования соединен с информационным входом уст.ройства, а его выход подключен к равновесовым входам младших разрядов сумматора.

т а 6 л и ц а 1 Двоично-десятичный код Двоичный код ^λ т 15 *3 LP. L-i_ 1Р I^х* Ύ, ΙΛ р’ 1 ^γ« 1 1 1^γ* 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 i 0 0 0 0 0 0 0 1 0 0 0 0 0 0 σ 1 1 0 0 0 0 0 0 1 t 0 0 0 0 1 0 0 1 0 0 0 υ 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 0 | 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 1 1 0 0 0 1 0 0 1 0 0 0 с 0 1 1 0 0 1 0 0 1. 0 1 ) 0 0 1 J 0 0 0 0 0 i 0 0 г 0 1 1 1 0 1 1 0 0 0 0 I 1 0 0 1 ) 0 0 0 0 1 i 0 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 0 0 0 1 1

Таблица 2 Двоичный код Двоично-десятичный код ^χ, .LA. .ILL. M ^x«: I^х. 4 l^Y Ί ^Y< Тч Μ vr V 0 0 0 0 , 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 o. 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 I 1 0 0 0 0 0 0 1 1

0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 1 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 1 0 0 1 0 • « • « • a • • • • 0 0 1 1 1 1 0 0 0 1 1 0 0 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 0 0 1 0 0 1 1 1 1 1 0 0 1 1 0 0 0 1 0 0 0 1 1 1 1 1 1 0 1 1 0 0 0 1 1