SU1291973A1

SU1291973A1 - Устройство дл делени

Info

Publication number: SU1291973A1
Application number: SU853947218A
Authority: SU
Inventors: Виктор Кириллович Белик; Наталия Ивановна Коновалова
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1985-08-23
Filing date: 1985-08-23
Publication date: 1987-02-23

Abstract

Изобретение относитс к области вычислительной техники. Целью изобре- тени вл етс увеличение быстродействи устройства дл делени . Дл постижени цели устройство сор.ержит регистры делимого и делител три матрии}: умножени , два блока преобразовани пр мого кода в дополнительный и блок преобразовани пр мого кода в обратный и два сумматора. Причем выход старшего разр да регистра целител соединен с входом знакового разр да блока преобразовани пр мого кода в обратный. Выходы (n-l)-ro младших разр дов регистра делител (где п-раз- р дность операндов) соединены с входами блока преобразовани пр мого кода в обратный, младший разр д блока преобразовани пр мого кода в обратный Q а соединен с входом логического нул устройства. 2 ил. сл N5 QO СО 00

Description

Изобретение относитс к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и арифметических устройств быстродействующих цифровых и комбинированных вычислительных машин.

.Целью изобретени вл етс увеличение быстродействи .

На фиг.1 показана структурна схема устройства дл делени ; на фиг.2 - графическа иллюстраци получени Ч (а) .

Устройство дл делени содержит регистр 1 делимого, регистр 2 делите- л , первую 3, вторую А и третью 5 матрицы умножени , первый 6 и второй 7 блоки преобразовани пр мого кода в дополнительный, первый 8 и второй 9.сумматоры, блок 10 преобразовани пр мого кода в обратный, вход 11 логического нул , входы 12 и 13 делимого и делител соответственно, вход 14 логической единицы.

В устройстве непрерывным способом реализуетс итерационный, процесс согласно уравнению

( Ч

)- b-f(a),

2

где b - делимое; а - делитель.

Устройство работает следующим образом .

Одновременно подаютс на регистры 1 и 2.делимое и делитель - два двоичных числа в нормализованной форме.

После занесени в регистр 2 значени делител а (двоичного числа в нормализованной форме) п-разр дный код с выхода этого регистра поступает на первые входы третьей матрицы умножени 5 и со сдвигом входного кода на один разр д в сторону старших разр дов на входы блока 10. С помощью соответствующей коммутации выходов регистра 2 с входом блока 10 нормализованное число а вида 0,1ххх превращаетс в число вида 1,хххО.

Блок 10 преобразовани пр мого кода в обратный превращает число ви- Да 1,хххО, в число вида 1,ххх1.

В результате получаем код Ч (а) 1

9.R„. где

-Г - нормализованное число, представленное двоичным кодом в виде а а а,а Тогда 2 а

обр.

1,aj5...aJ,

.а,а,.

- п- .а„0

где а 1-а (фиг.2). Поступившие на первые входы третьей

fO

«5

919732

матрищ-. 5 умножени значени кода а перемножаютс на ней со значением f(a), поступившим на второй вход третьей матрицы 5 умножени . Старшие (п+2) разр да кода произведени (а. Ч (а)с выхода третьей матрицы 5 умножени поступают на первый вход второго сумматора 9, где происходит сложение этого кода с единицей, поступающей на один из вторых входов первого сумматора,, соответствующий старшему разр ду.

В результате на выходе второго сумматора 9 получаем значение кода, равное а Ч (а) - 1 .

Если полученное на втором сумматоре значение разницы (а- (а) - 1) положительное , то значение двух старших из п + 3 разр дов на выходе вто- ропо сумматора 9 будет равно 10, а если отрицательное, то 01. Эти два старших разр. да в качестве стробирую- поступают на два входа управлени ус первого 6 и второго 7 блоков преобразовани пр мого кода в дополнительный . Если код 10, то на выходе первого блока преобразовани пр мого кода в дополнительный будет тот же код, что и на входе, а на выходе второго - дополнительный к входному код. Обратна ситуаци наблюдаетс при коде 01.

На выходе второй матрицы 4 умножени получаетс значение произведе20

30

35

нн пр мого кода a-i(a) - 1 на код

.()

40

X , которое в зависимости от значе- ний двух старших разр дов 01 или 10 второго сумматора поступает на вторые п + 2 входы первого сумматора 8 . или без изменени ,.или с образованием входного кода на дополнительный.

Если а чСа) 1, например а-ч (а) 1 ,хххх, то ((a) - 1) положитель- с ное число. В этом случае на выходе сумматора 9 получаем а-ч(а) + 1 10, XXX, где значение двух старших разр дов кода х х° 10.

Здесь учитываетс перенос в старший разр д х сумматоров 8 и 9 при

о

сложении разр дов х .

На выходе первой матрицы 3 умножени получаетс значение произведени b Ч(а), которое поступает на первые п+2 входы первого сумматора 8.

50

55

На первом сумматоре получаетс сумма - al(a} - П Ь-ч(а) -х . Полученное на п + 2 выходах первого сумматора 8 значение суммы в качес 1291973

тве X поступает на п + 2 вторые входы второй матрицы 4 умножени .

Таким образом, после подачи кодов делимого и делител на соответствующие регистры происходит их предвари- 5 тельное преобразование и умножение на первой 3 и третьей 5 матрицах умножени , после чего возникает итерационный процесс, в котором участвуют втора матрица 4 умножени , первый 6 О и второй 7 блоки преобразовани пр мого кода в дополнительный и первый сумматор 8.

По истечении переходных процессов

входом третьей матрицы умножени , второй информационный вход которой соединен с вторым информационньм вх дом первой матрицы умножени и выхо дом блока преобразовани пр мого ко да в обратный, выход третьей матриц умножени соединен с первым информа ционным входом второго сумматора, выход которого соединен с информаци онным входом первого блока преобраз вани пр мого кода в дополнительный выход которого соединен с вторым информационным входом второй матриц умножени , выход которой соединен с

.....„.„ ...,.„„ь,л процессов умножени , выход которой соединен с

в устройстве на выходе первого сумма- информационным входом второго блока тора В AoDMHtivpTpo rvoo-trntmr, .4

тора 8 формируетс результат, равный частному от делени .

преобразовани пр мого кода в допол нительный, выход которого соединен с вторым информационным входом первого сумматора, старший разр д второго ин формационного входа второго сумматора вл етс входом логической единицы устройства, выходы двух старших разр дов второго сумматора соединены с управл ющими входами первого и вто рого преобразователей пр мого кода в дополнительный, отличающеес тем, что, с целью увеличени быстродействи , выход первого разр да регистра делител соединен с вхоФормула изобрете

преобразовани пр мого кода в дополнительный , выход которого соединен с вторым информационным входом первого сумматора, старший разр д второго ин формационного входа второго сумматора вл етс входом логической единицы устройства, выходы двух старших разр дов второго сумматора соединены с управл ющими входами первого и вто рого преобразователей пр мого кода в дополнительный, отличающеес тем, что, с целью увеличени быстродействи , выход первого разр да регистра делител соединен с вхоУстройство дл делени , содержащее регистры делимого и делител , три матрицы умножени , два блока преобразовани пр мого кода в дополнительный , блок преобразовани пр мого кода в обратный и два сумматора, причем входы делимого и делител соединены с информационными входами регистров делимого и делител соответ неГс „е вь , °° ° знакового разр да блока „рмора :i:: .Triz :г г:™оГ:;™- -

рои соединен с первым информационным входом первого сумматора, первый информационный вход второй матрицы ум- 35 ножени соединен с выходом первого сумматора и вл етс выхрдом результата устройства, выход регистра делител соединен с первым информационным

информационный разр д которого (где 1 1,2,...,п, п - разр дность сомножителей ) соединен с выходом (i+1)-ro разр да регистра делител , вход п-го информационного разр да блока преобразовани пр мого кода в обратный соединен с входом логического нул устройства.

входом третьей матрицы умножени , второй информационный вход которой соединен с вторым информационньм входом первой матрицы умножени и выходом блока преобразовани пр мого кода в обратный, выход третьей матрицы умножени соединен с первым информационным входом второго сумматора, выход которого соединен с информационным входом первого блока преобразовани пр мого кода в дополнительный, выход которого соединен с вторым информационным входом второй матрицы умножени , выход которой соединен с

умножени , выход которой соединен с

информационным входом второго блока

20

преобразовани пр мого кода в дополнительный , выход которого соединен с вторым информационным входом первого сумматора, старший разр д второго информационного входа второго сумматора вл етс входом логической единицы устройства, выходы двух старших разр дов второго сумматора соединены с управл ющими входами первого и второго преобразователей пр мого кода в дополнительный, отличающеес тем, что, с целью увеличени быстродействи , выход первого разр да регистра делител соединен с вхо ° знакового разр да блока „рмора - ° -

й/г.;

11,000.

(//а) прототип

1,111

1,001 0111

0,J 0,J001 0,101

0/ю 0,1101 qfff 0,1111 а Фиг.

У(а1

Составитель Н.Маркелова Редактор Н.Лазаренко Техред В.КадарКорректор Н.Король

Заказ 265/47Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д, 4/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4

Claims

Формула изобретения

Устройство для деления, содержащее регистры делимого и делителя, три матрицы умножения, два блока преобразования прямого кода в дополнительный, блок преобразования прямого кода в обратный и два сумматора, причем входы делимого и делителя соединены с информационными входами регистров делимого и делителя соответственно, выход регистра делимого соединен с первым информационным входом первой матрицы умнЪжения, выход которой соединен с первым информационным входом первого сумматора, первый информационный вход второй матрицы ум- 35 ножения соединен с выходом первого сумматора и является выходом результата устройства, выход регистра делителя соединен с первым информационным входом третьей матрицы умножения, второй информационгый вход которой соединен с вторым информационным входом первой матрицы умножения и выходом блока преобразования прямого кода в обратный, выход третьей матрицы умножения соединен с первым информационным входом второго сумматора, выход которого соединен с информационным входом первого блока преобразования прямого кода в дополнительный, выход которого соединен с вторым информационным входом второй матрицы умножения, выход которой соединен с информационным входом второго блока преобразования прямого кода в дополнительный, выход которого соединен с вторым информационным входом первого сумматора, старший разряд второго информационного входа второго сумматора является входом логической единицы устройства, выходы двух старших разрядов второго сумматора соединены с управляющими входами первого и второго преобразователей прямого кода в дополнительный, отличающееся тем, что, с целью увеличения быстродействия, выход первого разряда регистра делителя соединен с входом знакового разряда блока преобразования прямого хода в обратный, i-й информационный разряд которого (где i = 1,2,...,η, η - разрядность сомножителей) соединен с выходом (i+1,)-ro разряда регистра делителя, вход п-го информационного разряда блока преобразования прямого кода в обратный соединен с входом логического нуля устройства.

Oj ^1001 '0,1 01 \lO11 'ano ^ϊίοι 0,1111

Фиг 2