SU1247863A1

SU1247863A1 - Матричное устройство дл делени

Info

Publication number: SU1247863A1
Application number: SU853852819A
Authority: SU
Inventors: Сергей Алексеевич Волощенко
Original assignee: Предприятие П/Я В-2201
Priority date: 1985-02-04
Filing date: 1985-02-04
Publication date: 1986-07-30

Abstract

Изобретение относитс к вычислительной технике и может быть.ис пользовано в быстродействующих вычислител х и ЭВМ дл выполнени делени в дополнительных кодах. Целью изобретени вл етс сокращение аппаратурных затрат. Поставленна цель достигаетс сокращением объема схем, кажда из которых в устройстве определ ет знак очередного остатка, при зтом очередные остатки представлены.двум кодами: кодом поразр дных сумм и кодом поразр дных переносов. Сокращение этих схем достигнуто переходом к анализу четырех старших разр дов кодов поразр дных сумм и поразр дных переносов . В устройстве эту функцию выполн ют узлы ускорени , которые остаютс неизменными с увеличением роста разр дности операндов. 3 ил. 2 SS (Л tc 4 00 о: со

Description

1

Изобретение относитс к вычислительной технике и может быть использовано дл вьтолнени операции делени дробных и целых двоичных чисел,, представленных дополнительным кодом, в быстродействующих вычислител х и ЭВМ.

Цель изобретени сокращение аппаратурных затрат при построении матричных устройств дл делени , у ко- .торых операнды имеют большую разр дность . : ,

На фиг. 1 приведена функциональна схема устройства при N 4 и М 7; на фиг. 2 - функциональна схема сборки элементов; на фиг. 3 - чейки матрицы .

Матричное устройство дл делени (фиг. 1 ) содержит матрицу из N строк и М столбцов чеек 1, N узлов ускорени 2, каждьй из которых содержит одноразр дных сумматоррв 3 и сборку элементов 4, группу из N элементов И 5, группу из N элементов равнозначности 6, группу из N одноразр дных сумматоров 7, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 8 и элемент НЕ 9, .кроме этого устройство имеет (М+N-l) разр дных входов 10 делимого устройства М-разр дных входов 11 делител устройства , N+1 разр дных выходов 12 частного устройства, входы логического нул 13 и логической единицы 14

Сборка элементов 4 (фиг. 2) относитс к узлу ускорени 2 и содержит четыре элемента НЕ 15, элемент 2И- -ИЛИ-НЕ 16 и элемент равнозначности 17, а также имеет первую группу входов 18-2 элемента 2И-ИЛИ-НЕ 16, второй вход 2:2 элемента равнозначность 17, выход 23 элемента 2И-И11И- .-НЕ 16, выход 24 элемента равнозначность 17.,

Кажда чейка 1 (фиг. З) содержит одноразр дный сумматор 25, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 26 и элемент И 27, а также имеет первый вход 28 и второй вход 29 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 26, второй вход 30 элемента И 27 второй вход 31 и вход переноса 32 одноразр дного, сумматора- 25, выход 33 элемента И 27, выход 34 и выход переноса 35 одноразр дного сумматора 25, выходы чейки 36-38 соответственно подключены к входам 28-30.

Номера строк на функциональной . схеме устройства (фиг. Он номера элементов в столбцах возростают свер47863 2

ху вниз, а номера столбцов и номера элементов в строках - слева направо. Весовые коэффициенты разр дных входов и выходов убывают слева направо.

5 Самые левые разр дные входы и выходы вл ютс знаковыми (на фиг. 1 они отделены от однопозиционных зап тыми ).

Устройство работает следующим

10 образом.

Делимое в M+N-1 разр дов и делитель в М разр дов, представленные в дополнительном коде, поступают соответственно на входы 10 и П устрой5 ства (дл операндов, представленных правильными дроб ми, делимое должно быть меньше делител ). Знак результата формируетс посредством элемента ИСКЛЮЧАЮПЕЕ ИЛИ 8, на входы кото20 рого поданы знаки операндов.

В соответствии с алгоритмом делени без восстановлени остатка, сигнал с выхода элемента ИСКЛЮ ЧАЮС ЕЕ ИЛИ 8 инвертируетс элементом НЕ 9

25 и используетс дл управлени суммированием (вычитанием), выполн емым в первой строке чеек 1 . Когда у операндов одинаковые знаки , в первой стр.оке чеек выполн етс вычитание

30 делител из делимого, если же знаки разные, то вьтолн етс суммирование делител и делимого. Дл выполнени этого управл ющий сигнал с выхода элемента НЕ 9 поступает на второй

35 вход элемента ИСКЛЮЧАЮР ЕЕ ИЛИ 26

каждой чейки 1 (фиг. 3) первой строки матрицы и, через элемент И 5, на вход переноса сумматора 25 М-ой чейки этой же строки. Благодар этому

40 на вторые входы сумматоров 25 всех чеек 1 первой строки матрицы поступает пр мой или обратньй код делител , необходимьш дл выполнени сум- 1чировани (вычитани ). При этом эле5 менты И 27 всех чеек 1 первой строки матрицы открыты сигналом логической единицы на входе 14. I .

В результате выполнени суммировани (вычитани ) на выходах переноса и суммы сумматоров 23 всех чеек 1 строки формируютс коды поразр дных переносов и поразр дных сумм первого остатка. Часть этих кодов со сдвигом на разр д в сторону младших разр дов поступает на входы переносов и вторые входы сумматоров 25 чеек I второй строки матрицы, а четыре старших разр да кода поразр дных переносов

50

55

и три старших разр да кода поразр дных сумм поступают в первьй узел ускорени 2. Первьй узел ускорени 2 определ ет первую цифру частного, представленную в системе счислени (-1,0, +1), преобразует четыре старших разр да кода поразр дных переносов и три старших разр да кода поразр дных сумм в три старших разр да одноразр дного кода первого остатка, формируемого на выходах третьего,, четвертого и п того одноразр дных сумматоров 3, и поступающих в чейки 1 второй строки матрицы. Кроме этого, первый узел ускорени 2 фор- мирует управл ющие сигналы дл управ лени суммированием (вычитанием) во второй строке чеек 1. Эти сигналы формируютс на выходах 24 и 23 сборки 4 (фиг, 2). .

Рассмотрим более подробно работу узла ускорени 2, Формирование старших разр дов остатка из кодов поразр дных сумм и поразр дных переносов осуществл етс и использованием од- поразр дных cyJ - тopoв 3, соединенньр цепью сквозного переноса. Получаемый на выходах этих сумматоров код старших разр дов остатка (четыре разр да ) поступает на сборку элементов 4, где осуществл етс его анализ, с целью определени очередной цифры частного . Если этот код равен ПП или ODOO, то очередна цифра частного равна О проверка этого осуществл етс элементами НЕ 15 и элементом 2И-ИЛИ-НЕ 16 сборки 4. В любом другом случае, в зависимости от знака делител , сигнал которого поступает в сборку 4 через вход 22, очередна цифра частного равна -J или +1,

Состо ние выходов 24 и 23 сборки элементов 4 и определ емые по их значению цифры частного в системе счислени (-1,0, +1), а также действи , вьтолн емые в следующей строке чеек 1 матрицы, описываютс таблицей .

Вычитание или суммирование делител с кодом первого остатка (три старших разр да этого кода представ- лены однор дным кодом, а остальные младшие разр ды - двухр дным кодом), производимое во второй строке чеек 1, выполн етс также как и в пер- вой строке чеек 1. Однако эти операции могут быть блокированы элементом И 27 чеек 1 (фиг. 3) это соот

вет-стБует сличаю, когда цифра частного равна О.

Формируемый на выходах чеек 1 второй строки матрицы код второго остатка, выраженньп кодом поразр дных переносок и поразр дных сумм, со сдвигом на разр д в сторону младших разр дов поступает во второй узел ускорени 2 и в чейки 1 третьей строки матри1у 1, в которьк выполн ютс действи - эналоптчные описанным.

Св зь с вькода 33 чеек первого столбца с соответствующими узлами ускорени необходима дл дублировани знака суммируемого (вычитаемого) из ::.чередного остатка делител , что св : представлением цифр частного в системе счислени (-1,0, +1).,

В результате последовательного выполнени действий во всех строках чеек 1 матриц и работы всех узлов ускорени 2, на выходах сборок элементов 4 узлов 2 формируютс цифры частного, которые промежуточно представлены в системе счислени (-1,0+ +). Значени этих цифр поступают в строку элементов равнозначности 6 и строку одноразр дных сумматоров 7, где происходит преобразование в систему счислени (0,1). Это осуществл етс путем формировани двух кодов, первьй из которых включает все цифры частного, равные , а второй - все цифры, равные О и -1,с последующим вычитанием второго кода из первого. Код результата формируетс на выходах 12, подключенных к выходам суммы сумматоров 7.

25 зр

40

45

римечание. Прочерк указывает на отсутствие как вычитани , так и суммировани .

Формула

5

3 о

бретени

Матричное устройство дл делени , содержащее матрицу чеек из N строк и М столбцов, кажда из которых содержит одноразр дный сумматор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И, N узлов ускорени , причем вход переноса одноразр дного сумматора чейки 1-й строки j-ro столбца матрицы (1 2,3...N, j 3,4, . . М-2) соединел с выходом переноса одноразр дного сумматора чейки (1 1-й строки) (j+2)-ro столбца матрицы, первый вход одноразр дного сумматора ю-й чейки первой строки матрицы (т 1,2 .. . М) и первьш вход одноразр дного сумматора i-й чейки М-го столбца соединены с т-м и с (i+M+l)-M разр дными входами делимого устройства соответственно , первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ т-й чейки каждой строки мат- рицы соединен с т-ым разр дным входом делител устройства, первый вход

одноразр дного сумматора i-й строки 25 -НЕ и с выходами первого, второго, 1-го столбца (1 3,4,..,,М-1) соеди- третьего и четвертого сумматоров

20 с первым разр дным входом делител устройства, входы первого, второго третьего и четвертого элемента НЕ узла ускорени соединены с пе вой группой входов элемента 2И-Ш1И

нен с выходом одноразр дного сумматора (i-l)-й чейки (1+1)-го столбца матрицы, входы переноса одноразр дньпс сумматоров К-х чеек (К 1,2,,..,М-2) зо первой строки матрицы и входы переноса одноразр дных сумматоров чеек - (M-l.)-ro столбца каждой строки мат-, рицы соединены с шиной логического нул , отличающеес тем, что, с целью сокращени аппаратурных затрат, оно содержит группу из N

35

этого узла ускорени соответственно, вькоды первого, второго, третьего и четвертого элементов НЕ п-го узла ускорени соединены с второй группой . Входов элемента 2И-ШШ-НЕ этого же узла ускорени , первый и второй входы р-го одноразр дного сумматора п-го узла ускорени (р 2,3,4) соединены соответственно с выходами одноразр дного сумматора (р-1)-й чейки и выходами переноса р-й чейки п-й строки матрицы, выход переноса р-го одноразр дного сумматора п-го

элементов И, группу из N элементов равнозначности и группу из W одноразр дных сумматоров, элемент ИСКЛЮЧАЮ- да УЗла ускорени соединен с входом це- ЩЕЕ ЕЛИ, элемент НЕ, причем каждый реноса (р-1)-го одноразр дного сум- узел ускорени содержит п ть одноразр дных сумматоров, четыре элемен- . та НЕ, элемент 2И-ИЛИ-НЕ и элемент

матора этого же узла ускорени , первый вход первого одноразр дного сумматора п-го узла ускорени соединен

равнозначности, причем выход элемен- с выходом п того одноразр дного сумта ИСКЛЮЧАЮЩЕЕ ИЛИ каждой чейки матрицы соединен с первым входом элемента И этой же чейки, выход которого соединен с вторым ;входом однораар д- ного сумматора этой же чейки, выход JQ элемента 2И-ШШ-НЕ (i-l)-ro узла ускорени соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ каждой чейки i-й строки матрицы, первым входом (i-l)-fo элемента равнозначности группы и первым входом эле- мента И группы, выход элемента 2И-ИПИ-НЕ N-ro узла ускорени соединен с первым входом N-ro элемента

матора этого же узла ускорени , первый вход и вход переноса которого соединены соответственно с выходом элемента И и выходом переноса одноразр дного сумматора первой чейки п-й строки матрицы, первые входы одноразр дных сумматоров первой и второй чеек i-й строки матрицы соединены соответственно с выходами третьего и четвертого одноразр дных сумматоров (i-l)-ro узла ускорени , второй вход п того одноразр дного сумматора i-ro узла ускорени соединен с выходом второго одноразр дного

t247863

-НЕ и с выходами первого, второго, третьего и четвертого сумматоров

равнозначности группы, выход элемента равнозначности (i-l)-ro узла ускорени соединен с вторым входом элемента ИСКПЮ ШОЩЕЕ ИЛИ каждой чей- ки i-й строки матрицы, с вторь 1М входом элемента равнозначности группы, с первым входом (i-l)-ro одноразр дного сумматора группы и вторым входом i-ro элемента И группы, выход .

элемента равнозначности N-ro узла ускорени соединен с вторым входом N-ro элемента равнозначности группы и первым входом N-ro одноразр дного сумматора группы, вьсход п-го элемента И группы (п 1,2,...,N) соединен с входом переноса одноразр дного сумматора п-й чейки М-го столбца матрицы , первый вход элемента равнозначности п-го узла ускорени соединен

с первым разр дным входом делител устройства, входы первого, второго, третьего и четвертого элемента НЕ узла ускорени соединены с первой группой входов элемента 2И-Ш1И

УЗла ускорени соединен с входом це- реноса (р-1)-го одноразр дного сум-

сумматора (i-l)-ro узла ускорени , первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми разр дными входами делимого и делител устройства , выход элемента ИСКЛЮЧА 0- ЩЕЕ ИЛИ соединен с входом элемента НЕ и вл етс первым разр дным выходом устройств.а, выход элемента НЕ соединен с вторыми входами элементов ИС12

КЛЮЧМТЩЕЕ 1ШИ всех чеек первой стро- ю с шиной логической единицы, выход

ки матрицы и первым входом первого элемента И группы, второй вход п того одноразр дного сумматора первого узла ускорени соединен с первым раз- р дным входом делимого устройства, вход переноса одноразр дного сумматора каждой чейки первой строки матрицы , кроме М-й чейки этой строки, вход переноса четвертого одноразр д- Hdro сумматора каждого узла ускоре- НИН, вход переноса одноразр дного

1247863

сумматора первой и второй чеек

I -.

каждой строки матрицы, второй вход

первого одноразр дного сумматора каждого узла ускорени соединены с шиной логического нул , вторые входы элементов И чеек первой строки матрицы , второй.вход первого элемента И группы, вход переноса N-ro одноразр дного сумматора группы объединены

п-го элемента равнозначности группы соединен с вторым входом п-го одноразр дного сумматора группы, выход переноса i-ro одноразр дного сумматора группы соединен с входом переносу (i-l)-ro одноразр дного сумматора группы, выход п-го одноразр дного сумматора группы соединен (п+1) разр дным выходом частного устройства .

о О о ° 0 „да

о Ю о10 ) W 1)10

Фи. 1

. г

35

Claims

Формула изобретения

Матричное устройство для деления, содержащее матрицу ячеек из N строк и М столбцов, каждая из которых содержит одноразрядный сумматор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И, N узлов ускорения, причем вход переноса одноразрядного сумматора ячейки i-й строки j-ro столбца матрицы (i=
2,
3... N, j= 3,
4... М-2) соединен с выходом переноса одноразрядного сумматора ячейки (i= 1-й строки) (J+2) -го столбца матрицы, первый вход одноразрядного сумматора m-й ячейки первой строки матрицы (т= 1,2 ... М) и первый вход одноразрядного сумматора i-й ячейки М-го столбца соединены с m-м и с (i+M+l)-M разрядными входами делимого устройства соответственно, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ m-й ячейки каждой строки мат'рицы соединен с т-ым разрядным входом делителя устройства, первый вход одноразрядного сумматора i-й строки 1-го столбца (1= 3,4,...,М-1) соединен с выходом одноразрядного сумматора (1-1)-й ячейки (1+1)-го столбца матрицы, входы переноса одноразрядных сумматоров К-х ячеек (К= 1,2,...,М-2) зо первой строки матрицы и входы переноса одноразрядных сумматоров ячеек . (М-1,)-го столбца каждой строки мат-, рицы соединены с шиной логического нуля, отличающееся тем, '₃₅что, с целью сокращения аппаратурных затрат, оно содержит группу из N элементов И, группу из N элементов равнозначности и группу из N одноразрядных сумматоров, элемент ИСКЛЮЧАЮ- ₄q ЩЕЕ ИЛИ, элемент НЕ, причем каждый узел ускорения содержит пять одноразрядных сумматоров, четыре элемен- . та НЕ, элемент 2И-ИЛИ-НЕ и элемент равнозначности, причем выход элемен- 45 та ИСКЛЮЧАЮЩЕЕ ИЛИ каждой ячейки матрицы соединен с первым входом элемента И этой же ячейки, выход которого соединен с вторым .входом одноразрядного сумматора этой же ячейки, выход ₅₀элемента 2И-ИЛИ-НЕ (i-l)-ro узла ускорения соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ каждой ячейки i-й строки матрицы, первым входом (i-l)-ro элемента равнозначности группы и первым входом i-ro эле- ⁵⁵мента И группы, выход элемента 2И-ИЛИ-НЕ N-го узла ускорения соединен с первым входом N-ro элемента

7863 ‘ 6 равнозначности группы, выход элемента равнозначности (i-l)-ro узла ускорения соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ каждой ячей— ₅ ки i-й строки матрицы, с вторым входом элемента равнозначности группы, с первым входом (i-l)-ro одноразрядного сумматора группы и вторым входом i-ro элемента И группы, выход .

О элемента равнозначности N-ro узла ускорения соединен с вторым входом N-ro элемента равнозначности группы и первым входом N-го одноразрядного сумматора группы, выход η-го элемен-
'5 -НЕ и с выходами первого, второго, третьего и четвертого сумматоров этого узла ускорения соответственно, выходы первого, второго, третьего и четвертого элементов НЕ η-го узла ускорения соединены с второй группой.
Входов элемента 2И-ИЛИ-НЕ этого же узла ускорения, первый и второй входы р-го одноразрядного сумматора η-го узла ускорения (р = 2,3,4) соединены соответственно с выходами одноразрядного сумматора (p-Ί)-й ячейки и выходами переноса р-й ячейки n-й строки матрицы, выход перено- ’ са р-го одноразрядного сумматора п-го узла ускорения соединен с входом переноса (р-1)-го одноразрядного сумматора этого же узла ускорения, первый вход первого одноразрядного сумматора η-го узла ускорения соединен с выходом пятого одноразрядного сумматора этого же узла ускорения, первый вход и вход переноса которого соединены соответственно с выходом элемента И и выходом переноса одноразрядного сумматора первой ячейки n-й строки матрицы, первые входы одноразрядных сумматоров первой и второй ячеек i-й строки матрицы соединены соответственно с выходами третьего и четвертого одноразрядных сумматоров (i-l)-ro узла ускорения, второй вход пятого одноразрядного сумматора i-ro узла ускорения соединен с выходом второго одноразрядного

5 та И группы (n= 1,2,...,N) соединен с входом переноса одноразрядного сумматора n-й ячейки М-го столбца матрицы, первый'вход элемента равнозначности' η-го узла ускорения соединен !0 с первым разрядным входом делителя устройства, входы первого, второго, третьего и четвертого элемента НЕ η-го узла ускорения соединены с первой группой входов элемента 2И-ИЛИ-.
7 сумматора (i-l)-ro узла ускорения, первый и второй входы элемента ЙСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми разрядными входами делимого и делителя устройства, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом элемента НЕ и является первым разрядным выходом устройства, выход элемента НЕ соединен с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ всех ячеек первой стро10

1247863 ⁸ сумматора первой и второй ячеек ι * ' каждой строки матрицы, второй вход первого одноразрядного сумматора каждого узла ускорения соединены с шиной логического нуля, вторые входы элементов И ячеек первой строки мат;рицы, второй.вход первого элемента И группы, вход переноса N-ro одноразрядного сумматора группы объединены с шиной логической единицы, выход ки матрицы и первым входом первого элемента И группы, второй вход пятого одноразрядного сумматора первого узла ускорения соединен с первым раз- . рядным входом делимого устройства, 15 вход переноса одноразрядного сумматора каждой ячейки первой строки матрицы, кроме М-й ячейки этой строки, вход переноса четвертого одноразрядного сумматора каждого узла ускорения, вход переноса одноразрядного η-го элемента равнозначности группы соединен с вторым входом η-го одноразрядного сумматора группы, выход переноса i-ro одноразрядного суммато· ра группы соединен с входом переноса (i-l)-ro одноразрядного сумматора группы, выход η-го одноразрядного · сумматора группы соединен (п+1) разрядным выходом частного устрой 20 ства.

Z4 23 lfrt/г, 2

Фиг.З