SU1024909A1 - Множительное устройство - Google Patents

Description

ход первого элемента ИЛЙ-НЕ соединен с первым входом сумматора по модулю два, второй которого соединен с выходом третьего элемента ИЛИ, а выход  вл етс  выходом, поразр дной суммы старшего разр да узла кодировани  групп, выход первого элемента ИЛИ  вл етс  выходом поразр дной суммы младшего разр да узла кодировани  групп, выход второго элемента ИЛИ соединен с вторым пр мым входом первого элемента И-ИЛИ и первым инверсным входом второго элемента И-ИЛИ, выход первого элемента ИЛИ-НЕ соединен с третьим пр мым входом первого элемента И-ИЛИ, выход четвертого элемента ИЛИ соединен ,с четвертым пр мым и первым инверсным входами первого элемента И-ИЛИ и с вторым инверсным входом второго элемента И-ИЛИ, выход п того элемента ИЛИ

соединен с третьим пр мым входом вто рого элемента И-ИЛИ, выход второго элемента ИЛИ-НЕ соединен с п гым пр .мым входом первого элемента И-ИЛИ.

3. Устройство по п. 1, р т л и чающеес  тем, что блок раз ре-, шающих элементов содержит 2и элемен- ТО8 И-ИЛИ, причем первый и второй пр мые входы каждого элемента объединены и  вл ютс  первой группой входов блока разрешающих элементов, третий пр мой и первый инверсный входы объединены и  вл ютс  второй группой входов блока разрешающих элементов, четвертый пр мой и второй инверсный входы объединены и  вл ютс  третьей группой входов блока разрешающих элементов, выходы элементов И-ИЛИ  вл ютс  выходами блока разрешающих элементов.

1

Изобретение относитс  к вычислительной технике и предназначено дл  перемножени  И-разр дных двоичных чисел.

Известны множительные ycтpoйcтвa содержащие регистры множимого, множител , пам ти переносов и сумма:тор 1 . . .

Такие устройства, работающие по принципу последовательного суммировани  слагаемых, образуемых путем сдвига множимого на 1, 2...П- 1 разр дов , обладают невысоким быстродей-т ствием.

Наиболее близким к изобретению  вл етс  множительное устройство, содержащее регистры первого и второго сомножителей, регистр пам ти поразр дных сумм и регистр пам ти перено- сов С23 .

Недостатком данного устройства также  вл етс  невысокое быстродействие .

Целью изобретени   вл етс  повышение быстродействи  множительного устройства.

. Поставленна  цель достигаетс  тем, что 8 устройство, содержащее регистры первого и второго сомножителей , регистр пам ти поразр дных

и регистр пам ти переносов, введены блок кодировани , регистр поправки .и блок разрешающих элементов, при . чем перва  группа входов блока разрешающих элементов соединена с выходами соотстветствующих разр дов регистров первого и второго сомножителей , втора  группа входов блока разрешающих элементов соединена с выходJO ми соответствующих разр дов регистра поправки, а входы третьей группы блока разрешающих элементов объединены и соединены соответственно с выходами младших разр дов регистров пёр15-вого и второго сомножителей, первый вход каждого разр да блока кодирова ни  соединен с выходрм соответствующего разр да регистров пам ти поразр дных с/мм, второй вход каждого 20 разр да блока кодировани  соединен С выходом соответствующего разр да регистра пам ти переносов, остальные входы каждого разр да блока кодировани  соединены с выходами соответствующего разр да блока разрешающих элементов, выход поразр дной суммы каждого разр да блока кодировани  соединен с входом разр да регистра поразр дных сумм более младvj шим, чем данный на количество раз3 р дов в одной группе, а каждый выход переноса блока кодировани  соединеи с входом.разр да регистра пер носов более младшим, ем данный на количество разр дов в одной группе. Кроме того, блок кодировани  содержит п/ 2 узлов кодировани  групп, каждый из которых содержит первый и второй дешифраторы, первый, второ третий и четвертый входы которых  в ютс  соответственно первым, вторым, третьим и четвертым входами узла кодировани  гоупп, первый, второй, третей, четвёртый и п тый элементы ИЛИ, первый и второй элементы ИЛИ-Н сумматор по модулю два, первый и вт рой элементы И-ИЛИ, выходы которых  вл ютс  соответственно младшим и старшим выходами переноса узла коди ровани  групп, выходы первого дешиф ратора соответственно соединены с входами первого и второго элементов ИЛИ и первого элемента ИЛИ-НЕ, а выход старшего разр да первого дешифратора соединен с первыми пр мым входами первого и второго элементов И-ИЛИ, выходы второго дешифратора соответственно соединены с входами третьего четвертого и п того элеме тов ИЛИ и второго элемента ИЛИ-НЕ, |а выход старшего разр да второго дешифратора соединен с вторым пр мым входом второго элемента И-ИЛИ, выход первого элемента ИЛИ-НЕ соединен с первым входом сумматора по модулю два, второй вход которого соединен с выходом третьего элемента ИЛИ, а выход  вл етс  выходом поразр дной суммы старшего разр да узла кодировани  групп, выход первого элемента Или  вл етс  выходом поразр дной суммы младшего разр да узла-кодировани  групп, выход второго -элемента ИЛИ соединён с вторым пр мым входом первого элемента И-ИЛИ и первым инверсным вхЬдом второго элемента . И-ИЛИ, выход первого элемента ИЛИНЕ соединен с третьим пр мым входом первого элемента И-ИЛИ, выход четвертого элемента ИЛИ соединен с четвертым пр мым и первым инверсным входами первого элемента И-ИЛИ и с вторым инверсным входом второго элемента И-ИЛИ, выход п того элемент ИЛИ соединен с tpeтьим пр мым входом второго элемента И-ИЛИ, выход второго элемента ИЛИ-НЕ соединен с п тым пр мым входом первого элемента И-НЛИ. 09 А При этом блок разрешающих элементов содержит 2п элементов И-ИЛИ, причем первый и второй пр мые входы каждого элемента объединены и  вл ютс  первой группой входов блока разрешающих элементов, третий пр мой и первый инверсный входы объединены и  вл ютс  второй группой входов блока разрешающих элементов, четверууй пр мой и второй инве|рсный входы объединены и  вл ютс  третьей групpQ входов блока разрешающих элеменТОВ , выход элементов И-ИЛИ  вл ютс  выходами блока разрешающих элементов . На фиг. 1 приведена функциональна  схема множительного устройства на фиг. 2 - функциональна  схема узла кодировани  группы . Множительное устройство содержит регистр 1 первого сомножител , на параллельные Входы которого по пер§ым числоёым шинам 2 подаютс  раз- р ды первого числа, регистр 3 второго сомножител , на параллельные входы которого по вторым числовым шинам k подаютс  разр ды второго числа, регистр 5 пам ти поразр дной суммы, ре/истр 6 пам ти переносов, регистр 7 введени  поправки, блок о разрешающих; элементов, блок 9 кодировани . Дл  двухразр дной группы в каждом раз р де блока 8 разрешающих элементов содержитс  два элемента И-ИЛИ 10. На входы11 и 12 первого и второго элементов И-ИЛИ 10 каждого разр да подаютс  сигналы с выходов 13 и I соответствующего разр да регистров 1 и 3 первого и второго сомножителей. На входы 15 и 16 первых и вторых элементов И-ИЛИ 10 всех разр дов подаютс  сигналы с выходов 17 и 18 младших разр дов соответственно регистров 1 и 3 первого и второго сомножителей. На входы 19 обоих элементов И-ИЛИ 10 каждого разр да подаетс  сигнал с выхода 20 соответствующего разр да регистра 7 введени  поправки. Каждый элемент И-ИЛИ 10 имеет один выход, а в одном разр де блока В разрешающих элементов образуетс  два выхода 21и 22, сигналы которых подаютс  на первый и второй входы соответствующего разр да узла 23 кодировани  групп, вход щего в состав блока 9 кодировани . На первые входы каждого разр да узла 23 кодировани  групп подаютс  сигналы с выходом 2 соответствующих разр дов регистра 5 пам ти поразр дной суммы, а на втор входы - сигналы с выходов 25 соответствующих разр дов регистра 6 пам ти переносов, в которых записаны переносы из младшей по весу на один группы по отношению к данной. Сигналы с выходов 26 и 27 поразр дной суммы подаютс  на входы 28 разр дов регистра 5 поразр дной суммы соответственно младших по весу, мем дан ные выходы, на одну группу. Сигналы с выходов 29 младшего и 30 старшего разр дов переносов подаютс  на входы 31 разр дов данной группы регист 6 пам ти переносов, но так, чтобы различие в весе составл ло одну гру пу. Результат получают на выходах 2 и 27 поразр дной суммы самого младшего по весу узла 23 кодировани  групп и подают на выходные шины 32. Узел 23 кодировани  групп содержит дешифратор .ЗЗмладшего разр да группЫ дешифратор 3 старшего разр да груп пы, элемент ИЛИ 35 на входы которо го подаютс  сигналы с выходов дешифр тора 33 младшего разр да, элемент ИЛИ-НЕ 36, на входы которого подаютс сигналы с выходов дешифратора 33 младшего разр да, элемент ИЛИ 37i на входы которого подаютс  сигналы с выходов дешифратора 3 старшего разр да, сумматора 38 по модулю два элемент ИЛИ 39, на входы которого подаютс  сигналы с выходов дешифратора З старшего разр да, элемент ИЛИ-НЕ ko, на входы которого подают с  сигналы с выходов дешифратора З старшего разр да, элемент ИЛИЛ1 на входы которого подаютс  сигналы с выходов дешифратора 33 младшего разр да, элемент И-ИЛИ 42, элемент ИЛИ , на входы которого подаютс  сигналы с выходов дешифратора 3 старшего разр да и элемент И-,ИЛИ kk. : , Устройство работает след1по1дим образом. Рассмотрим в качестве примера перемножение двух положительных шестир дных двоичных чисел, которые  вл ютс  правильными дроб ми. Умнож ние производитс  одновременно иа один разр д множителей в одном цикле . Первый сомножитель Х( 0. f 1011) (27/32){o , второй сомножитель V « (0.11001),. (25/32)0- Первый сомножитель служит одновременно первы множимым и множителем дл  второго множимого, а второй сомножитель одновременно вторым множимым и множителем дли первого множимого. Схема умножени  представлена в табл. 1. Результат умножени  С X,N (б75/102()0 . На диаграмме умножени  приведенного примера сверху показано /умножение с помощью последовательного суммировани  слагаемых при одном множимом и одном множителе, а также вычислен результат. Циклы вычислений процесса умножени  двух множимых одновременно на два множител  и результат этого умножени , разр ды которого подчеркнуты , представлены в табл. 2. Перед процессом умножени  разр дную сетку разбивают на группы с одинаковым количеством разр дов ( м ), рав- ным удвоенному количеству разр дов множителей (к), одновременно используемых в одном цикле (м 2 к). Количество циклов вычислений Г равно ближайшему большему целому к разр дности чисел V , поделенной на количество разр дов множителей к, на которые одновременно производитс  умножение в одном цикле, . С каждым циклом происходит исключение из вычислений тех разр дов сомножителей7 которые были использованы в данном цикле как множители. В общем случае процесс умножени  может быть представлен как процесс образовани  совокупностей кодов состо ний дл  исходных чисел, разби-. тых на группы содинаковым количеством разр дов и полученных из двух чисел ре- г ультата предыдущего цикла вместе с обоими множимыми, вз тыми в конъюкции с соответствующими данному циклу разр дами их множителей. Между разр дами сомножителей одинакового веса образуют-только одну конъюкцию. Разр ды младшей группы данного цикла вычислений  вл ютс  соответствующими разр дами-общего результата умнржеци , а оставша с  совокупность кодов состо ний образует два числа результата данного цикла. Дл  npивeдeнJиpгo примера в nepaofn цикле исходными четырьм  числами нули, а также первое и второе множимые, вз тые в конъюкции с их множител ми веса ( -5). Эти два множимых образуйт на диаграмме умножени  по форме угол, обозначенный символом (1). Дл  четырех чисел каждой группы их двух разр дов.onредел ют код состо ний. В одном цикле дл  всех групп коды состо ни  определ ют одновременно. В первом цикле разр ды младшей группы  вл ютс  двум  младшими разр дами результата; а остальна  еовокупность кодов состо ний образует две числа результата цикла. Получаемые разр ды ре ультата на диаграмме подчеркнуты. Во BtopOM цикле исходные числа рб разуют из двух чисел результата цикла, а также из первого и второго множимых, вз тых в кон-ьюкции с разр  дом их множителей веса (- ) Разр д сомножителей беса (-5) больше в умножении не участвует. Эти jsea множимых на диаграмме умножений образую фигуру в виде угла, обозначенйую сймоволом t2). Снова дл  четырех Уисел каждбй группы из двух разр дов определ ют код состо ни . Дл  всех групп в цикле коды состо ний определ ют , одйовременно. После чего полу чают два следующих разр да резульtdта умножени  и два числа результата 2-го . В следующих циклах производ тс  аналогичные операции по образованию кодов состо ний в группах , и за шесть одинаковых циклов получаютс  разр ды результата умножени . Пусть устройство умножает в ка)|щом цикле на один разр д множителей, и перемножаютс  два положительных числа. В регистры 1 и 3 первого и второго сомножителей по . числовым шинам 2 и соответственно записываютс  оба перемножаемых числа в пр мых кодах. В регистры 5 и 6 пам ти записываютс  нули. После Записи на первых выходах 21 и на вто рых выходах 22 каждого разр да блд ка 8 разрешающих элементов образуютс  соответственно разр ды первого и второго множимых, вз тых в конъюкциЦ с младшим разр дом их множителей дл  приведенного примера веса 5Л так как на входы 12 разрешающих элементо 10 каждого разр да, соответственно Дл  первого и второго множимых, подаютс  сигналы с выходов 13 и It соответству|рщих разр дов регистров ;1 и 3 первого и второго сомножителей На входы 15 разрешающего элемента 10 дл  первого множимого всех раз р дов подаетс  разрешение с выхода 17 младшего разр да регистра 3 сог множителей, а на входы 16 всех разр дов разрешающего элемента 10 дл  второго множимого - разрешение с вы098 хода 18 младшего разр да регистра 1 сомножителей. Дл  перемножени  положительных чисел подача сигналов на входы 19 в разрешающих элементах 10 не требуетс . Количество разр дов в блоке 9 кодировани  равно дл  положительных чисел разр дности регистров 1 и 3..В блоке кодировани  содержатс  одинаковые узлы 23 кодировани  групп. На входы одного разр да пода-ютс  сигналы с выходов 21 и 22 разрешающих элементов to соответствую- / щего разр да ( элементы угла), сигнал с выхода 24 регистра 5 поразр дных сумм данного разр да, сигнал с выхода 25 данного разр да рег истра 6 пам ти переносов. Разр ды, более младшие по весу, чем данные на одну группу, были записаны в этой группе а предыдущем цикле. На выходах 2б и 27 поразр дной суммы И 29,-30 переж )сов данной группы образуетс  код состо ни  дан|;1ой группы. На выходах 26 и 27 поразр дных сумм младшей группы блока 9 кодировани  получают разр ды общего результата умножени  данного цикла. После записи чисел в регистры 1 и 3 на этих выходах получают первую группу разр дов результата , после прихода первого тактового импульса получают вторую группу разр дов результата и т;д. На выходах блока 9 кодировани  образуютс  совокупности кодов состо ний, которые св заны кроссировкой с входами раз р дов регистров 5 и 6 пам ти и представл ют собой два числа результата прошедшего цикла. После прихода очередного тактового импулБса одновременно на все регистры 1, 3 5. 6 и 7 в регистрах 1 и 3 сомножителей производитс  сдвиг Чисел с выведением младшего разр да чисел (при умножении на один разр д мно сителей в цикле), в регистре 7 сдвигаетс  единица, а в регистры 5 и 6 пам ти записываютс  два числа результата предыдущего цикла со сдвигом на одну, группу в сторону исключени  младших разр дов. После этого на входах . блока 9 кодировани  образуютс  элементы следующего угла и двух чисел результата предыдущего цикла, а н его выходах, через врем  срабатывани  блока Ь разрешающих элементов и и блока 9 кодировани , - соответствуюа  группа разр дов общего результата умножени  и два числа результата анного циклвф После прихода,следую- , щего импульса указанный процесс повт р етс . Результат- умножени  с .выходов поразр дных сумм младшей группы блока 9 кодировани  выдаетс  на шины 32. В одном цикле используетс  один тактовый импульс Рассмотрим выполнение умножени  в устройстве дл  чисел, имеющих знаки {--) или (-+),{+ -), выраженных в дополнительных кодах. Дл  этого в рассмотренном примере изменим старши разр ды О- 1 и получим два отрицательных числа в дополнительном коде, которые запишем как Хдоп (1.t10l1)-2 Ь5/32)о. (-7/32)Q . Результат их перемножени  вл етс  положительным числом С У (35/1C)24)Q . Этот результат можно , представить как выражение С 2-2Хд„ 4 .2-2Ь1доп.З+Хдоп.АоП, которое означаетJ что искомый резуль тат можно получить перемножив непосредственно дополнительные коды отрицательных чисел и прибавив к это му две поправки. Так как числа в данном примере вз ты по модулю два, то поправки можно получить инвертированием удвоенных уисеЛ без учета их знаковых разр дов и прибавлением двух единиц их младшего разр да, как показано на диаграмме умножени  дл  двух ( - -} чисел. Приведенные по равки назовем поправкой первого вида Добавочные единицы занос тс  в начальные услови  1-го цикла. Поправ ки такого вида дл  обеих ветвей каждого из углов  вл ютс  их продолжением с увеличением веса на один разр д. Как видно из диаграммы, по вертикали множителем  вл етс  Хдо11т а по горизонтали Доп поэтому поп равки можно расположить симметрично с обеих сторон ромба умножени . Значени  двух разр дов поправки в каждом из углов можно определить следующим образом: значение кйждогр. из двух разр дов поправки данного угла равно кон-ьюкции зйачений знакового разр да множимого данной вет0и угла на инверсное знамение разр да множител  данной ветви этого же угла. Если знаковые разр ды чисел обозначить Хб и Vo то значение разр дов поправки по вертикали . и по-горизонтали будет соответственно равно Уо IX е-и ) и о зГе-иО- ) где е- номер дан-г кого угла, а К1 - разр дность чисел При перемножении чисел с различными знаками (- +), (+ ) поправка по вл етс  с той стороны ромба умножени , с которой множимым  вл етс  чиС ло отрицательного знака. Из рассмотрени  диаграммы умножени  дл  чисел с различными знаками видно, что процесс умножени  одновременно двух множимых на два множител  такой же, как дл  положительных чисел. Отличие только в том, что все углы, кроме последнего ,  вл ющегос  конъюкцией знаковых чисел, увеличены на один разр д по обеим ветв м, а в начальные услови  первого цикла занос тс  две единицы младшего разр да поправки, если числа (- -), и одна единица, если числа (-+), (+ -). Поэтому дл  приведенного примера с И - 6 при такой поправке (первого вида)регистры 1, 3, 5, 6 и 7, блок 8 разрешающих элементов и блок 9 кодировани  должны иметь разр дность И + 2. На вход 19 обоих разрешающих элементов 10 данного разр да подаетс  сигнал с выхода 20 соответствующего разр да регистра 7 поправки . ;, , . .. : Рассмотрим процесс работы с поправкой дл  приведенного примера (все группы одинаковы с м-2). Одновременно с записью Чисел б регистры 1 и 3 «сомножителей - в и и И+ 1 их разр ды записываютс  знаки чисел, в и+ 1 разр Я регистров 5 и 6 пам ти записываютс  единицы начальных условий (каждому числу приписываетс  И+1 разр д соответствующего регистра пам ти): две, если два отрицательных числа, одна, если одно отрицательное число, в.орТальные разр ды регистров 5 и 6 записываютс  нули, кроме того, вИ+1 разр д регистра 7 введени  поправки записываетс  единица, а в остальные нули, в VH- 2 разр ды всех регистров записываютс  нули. После прохождени  сигнала через блок 8 разрешающих элементов и 9 кодировани  т.е. через один разрешающий элемент 10 и узел 23 кодировани  группы ) на выходах 30, 29, 27 И 26 одновременно всех групп блока 9 кодировани  образуютс  два числа результата первого цикла. Так как в И+1-М разр де регистра 7 введени  поправки находит с  единица, с,выходов 21 и 22 раз-л., решающих элементов Ю на входыи+1-го разр да блока 9 кодировани  подаетс  значение поправки обеих .ветвей первого угла, а с выходов регистров 5 и 6 - начальные услови  перво го цикла. После первого тактового импульса одновременно на все регист ры 1, 3 5 6 и 7 в регистрах 1 и 3 числа сдвигаютс  на один разр д с выводом младшего разр да справа и з писью нулей слева, в регистре 7 еди кица переписываетс  в И-й разр д, а; в VI Ч-1 -и записываетс  ноль, в регистры 5 и 6 записываютс  состо ни  .выходов блока 9 кодировани  со сдви разр да. В освобождающихтом на два и 6 может с  разр дах регистров 5 быть записана люба  информаци . Работа устройства описываетс  дЛ  группы в два разр да. После первого тактЬвого импульса с выходов 21 и 22 разрешающих элементов VI-го разр д выдаетс  значение поправки второго угла, 9Ь+1 разр дах регистров 1 и 3 записайынули, на выходах блока 9 кодировани  образуютс  два числа результата второго цикла и следующие два разр да общего результата умножени , С каждым циклом после очередного тактового импульса значение поправки смещаетс ,, это смещение управл етс  единицей, проход щей «. через регистр 7 введени  поправки. осталь ом перемножение чисел в дополнительных кодах не отличаетс  от перемножени  положительных чисел, ; .это ози,ачает, что процесс умножени  одновр1еменно двух множимых на два множител  остаетс  без изменени , количество циклов в обоих случа х ;,,раено-И.. ... . , ;..;.- Если 0 УСТРОЙСТВО с поправкой перемножаютс  положительные числа, . то в 1-и У1 разр дах регистров 1 м 3 при записи чисел записываютс  нули и вводима  поправка равна нули по обеим ветв м углов. В предлагае мом устройстве введение поправки 0912 производитс  автоматически по анализу знаковых разр дов перемножаемых чи сел без каких-либо изменений в процессе умножени . Положительный результат получаетс  в пр мом коде, отрицательный в допрлнительном. После того , как единица, проход ща  через регистр 7, достигнет разр да на один старше младшего разр да, то это означает окончание цикла умножени . Следующим тактовым импульсом эта единица переписЬ18аетс  в И+1и разр д регистра 7 в регистре 7 дл  м-2 должна 6bitb то.пько одна единица), в регистры 1 и 3 записываютс  новые числа, в регистры 5 и 6 пам ти запи .сываютс  начальные услови  первого цикла и ПРОИЗВОДЯТСЯ соответствующие установки в исходное. Регистр 7 вве дени  поправки  вл етс  одновременно счетчиком циклов, так как в начале интервала умножени  единица в нем находитс  в старшем(vi +1Км разр де, а конец ин т ерв ала ум ноже ни  оп ред ел етс  по влением единицы в разр де на один старше младшего разр да регистра 7. По вление единицы в этом разр де регистра 7 дает разрешение на запись Новых чисел и установку устройства в исходное состо ние. Установку в исходное можно осуществл ть принудительно извне. Таким зом, специального блока управлени  дл  предлагаемого устройства не требуетс . Таким образом предлагаемое устройство имеет более высокое по сравнению с известным быстродействие , заложенное в принципе работы, та как использование блока кодировани  дает выигрыш е быстродействии на величину времени распространени  еигнала переноса по всей разр дности :сумматора в известном устройстве,

13102«909J

П р и м е ч а ни 04 Разр ды вышедшие да разр дную сетку

езух1ьтатагне учитываютс .

Таблица 1

15102 909t6

, Та б л а 2

«««.(.

Вес чисел(o)(-l)(-2)-3)(-U)(-5)

Aon(-5/32)1, 1 1 . О 1 1

V -7/32)1. 11 00 1 Вес результата

С-35/102А0. О 00 О 1 О 00 1 1

Л 1 занос тс  в начальные

1 услови  1-го цикла ( o)(.i)(-2)(3)(-U)(-5)(-6)(-.7)(-8)(-9)(-10) .

2 15 ef t2 Z1 22 W tk

Claims (3)

1. МНОЖИТЕЛЬНОЕ УСТРОЙСТВО, содержащее регистры первого и второго сомножителей, регистр памяти поразрядных сумм, регистр памяти переносов, отличающееся тем, что, с целью повышения быстродействия, в устройство введены блок кодирования, регистр поправки и блок разрешающих элементов, причем первая группа входов блока разрешающих элементов соединена с выходами соответствующих разрядов регистров первого и второго сомножителей, вторая группа входов блока разрешающих элементов соединена с выходами соответствующих разрядов регистра поправки, а входы третьей группы блока разрешающих элементов объединены и соединены соответственно с выходами младших разрядов регистров первого и второго сомножителей, первый вход каждого разряда блока кодирования соединен с выходом соотствётствующего разряда регистра памяти поразрядных сумм, второй вход каждого разряда блока кодирования соединен с выходе*' соответствующего разряда регистра памяти переносов, остальные входы каждого разряда блока кодирования соединены с выходами соответствующего разряда блока разрешающих элементов, выход поразрядной суммы каждого разряда блока кодирования соединен с входом разряда регистра поразрядных сумм более младшим, чем данный на количество разрядов в одной группе, а каждый Выход переноса блока кодирования соединен с входом разряда регистра переносов более младшим, чем данный на количество разрядов в одной группе.
2. 2. Устройство поп. 1, ό т л и ч а ю щ е е с я тем, что блок кодирования содержит И/2 узлов кодирования групп, каждый из которых содержит первый и второй дешифраторы, первый, второй, третий и четвертый входы которых являются соотстветст- ‘ венно первым, вторым, третьим и четвертым входами узла кодирования групп, первый, второй, третий, четвертый и пятый элементы ИЛИ, первый и рторой элементы ИЛИ-HE, сумматор по модулю два, первый и второй элементы И-ИЛИ,выходы которых являются соотстветственмо младшим и старшим выходами переноса узла кодирования групп, выходы первого дешифратора соответственно соединены с входами первого и второго элементов ИЛИ и первого элемента ИЛИ-HE, а выход старшего разряда первого дешифрато ра соединен с первыми прямыми входами первого и второго элементов И-ИЛИ, выходы второго дешифратора соответственно соединены с входами третьего, четвертого и пятого элементов ИЛИ и второго элемента ИЛИНЕ, а выход старшего разряда второго дешифратора соединен с вторым прямым входом второго элемента·И-ИЛИ, вы ход первого элемента ИЛИ-НЕ соединен с первым входом сумматора по модулю два, второй вход которого соединен с выходом третьего элемента ИЛИ, а выход является выходом, поразрядной суммы старшего разряда узла кодирования групп, выход первого элемента ИЛИ является выходом поразрядной суммы младшего разряда узла кодирования групп, выход второго элемента ИЛИ соединен с вторым прямым входом первого элемента И-ИЛИ и первым инверсным входом второго элемента И-ИЛИ, выход первого элемента ИЛИ-HE соединен с третьим прямым входом первого элемента И-ИЛИ, выход четвертого элемента ИЛИ соединен ,с четвертым прямым и первым инверсным входами первого элемента И-ИЛИ и с вторым инверсным входом второго элемента И-ИЛИ, выход пятого элемента ИЛИ соединен с третьим прямым входом вто рого элемента И-ИЛИ, выход второго элемента ИЛИ-HE соединен с пятым прямым входом первого элемента И-ИЛИ.
3. 3. Устройство поп. ^отличающееся тем, что блок разре-, шающих элементов содержит 2ц элемен-* тов И-ИЛИ, причем первый и второй прямые входы каждого элемента объединены и являются первой группой входов блока разрешающих элементов, третий прямой и первый инверсный входы объединены и являются второй группой входов блока разрешающих элементов, четвертый прямой и второй инверсный входы объединены и являются третьей группой входов блока разрешающих элементов, выходы элементов И-ИЛЙ являются выходами блока разрешающих элементов.